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飞利浦半导体
初步数据
1端口400 Mbps的物理层接口
PDI1394P25
名字
PIN TYPE
LQFP
针
号码
57, 58
56
LFBGA
球
号码
D3 ， E1
D1, D4
I / O
描述
PLLGND
PLLV
DD
供应
供应
—
—
PLL电路接地端子。这些端子应连接在一起，
低阻抗电路板的接地平面。
PLL电路电源端子。高频去耦的组合
每个终端附近的电容器是建议，如并联0.1
F
0.001
F.
这些电源端子从DV分离
DD
和
AV
DD
器件内部提供噪声隔离。它们应该是
绑在电路板上的一个低阻抗点。
逻辑复位输入。声称该终端的低复位内部逻辑。一
内部上拉电阻到V
DD
被设置成只有一个外部
延迟电容是需要适当的加电操作。欲了解更多
信息，请参见第17.2节。此输入，否则标准
施密特逻辑输入，并且还可以通过一个漏极开路型驱动器来驱动。
电流设置电阻引脚，这些引脚连接到外部
电阻来设置内部工作电流和电缆驱动器输出
电流。 6.34千欧的电阻
±1%
须满足IEEE
1394-1995标准。输出电压范围。
系统时钟输出。提供了一个49.152 MHz的时钟信号，同步
与数据传输，到LLC 。
测试控制输入。该输入用于在制造测试
PDI1394P25 。在正常使用时，该端子应连接到GND 。
测试控制输入。该输入用于在制造测试
PDI1394P25 。对于正常使用时，此输入可被连接到V
DD
（为
与其他厂商的引脚兼容的PHY芯片）或PHY兼容性
GND （当PDI1394P25是替代设备）。
双绞线差分信号端子。每个电路板走线
一对正和负差分信号端子应保持
g
g
匹配，并尽可能地短到外部负载电阻器，并
电缆连接器。
双绞线电缆B差分信号端子。每个电路板走线
一对正和负差分信号端子应保持
g
g
匹配，并尽可能地短到外部负载电阻器，并
电缆连接器。
双绞线偏置输出。这提供了1.86 V额定电压偏置
所需的双绞线电缆驱动器的正确操作和
接收器，以及用于把信号发送给远程节点是有活性
电缆连接。这些终端必须具有一个去耦
0.3
F–1 F
电容到地。
晶体振荡器的输入。这些终端连接到24.576 MHz的
并联谐振基本模式晶体。为最佳值
外部并联电容器是依赖于的规范
晶体使用。也可以由一个外部时钟发生器驱动的（离开
XO悬空在这种情况下，开始提供外部时钟
复位PDI1394P25前） 。欲了解更多信息，请参阅
17.5节
RESET
CMOS 5 V TOL
53
C1
I
R0
R1
BIAS
40
41
D5
A4
—
系统时钟
TEST0
TESTM
CMOS
CMOS
CMOS
2
29
27
H2
C8
D7
O
I
I
TPA0+
TPA0–
TPB0+
TPB0–
TPBIAS0
电缆
电缆
电缆
电缆
电缆
37
36
35
34
38
B5
B6
C6
A7
A6
I / O
I / O
I / O
I / O
I / O
XI
XO
水晶
59
60
E2
E3
—
2001年9月6日
7
