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飞利浦半导体
初步数据
1端口400 Mbps的物理层接口
PDI1394P25
4.2 LFBGA配置
A
B
C
D
E
F
G
H
底部（ BALL ）查看
1
2
3
4
5
6
7
8
SV01909
球
A1
A2
A3
A4
A5
A6
A7
A8
B1
B2
B3
B4
B5
B6
B7
B8
信号
AGND
NC
NC
R1
AGND
TPBIAS0
TPB0–
AGND
AGND
AGND
NC
NC
TPA0+
TPA0–
AGND
AV
DD
球
C1
C2
C3
C4
C5
C6
C7
C8
D1
D2
D3
D4
D5
D6
D7
D8
信号
RESET
AV
DD
AV
DD
NC
AV
DD
TPB0+
AV
DD
TEST0
PLLV
DD
AV
DD
PLLGND
PLLV
DD
R0
桥
TESTM
DV
DD
球
E1
E2
E3
E4
E5
E6
E7
E8
F1
F2
F3
F4
F5
F6
F7
F8
信号
PLLGND
XI
XO
D2
CPS
DV
DD
PC1
ISO
DV
DD
DV
DD
中央社
D4
D6
C / LKON
PC0
PC2
球
G1
G2
G3
G4
G5
G6
G7
G8
H1
H2
H3
H4
H5
H6
H7
H8
信号
DGND
DGND
CTL0
CTL1
D5
PD
DGND
DGND
LREQ
系统时钟
D0
D1
D3
D7
LPS
DGND
2001年9月6日
4
