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飞利浦半导体
初步数据
1端口400 Mbps的物理层接口
PDI1394P25
名字
PIN TYPE
LQFP
针
号码
6, 7, 8,
9, 10, 11,
12, 13
17, 18,
63, 64
25, 26,
61, 62
LFBGA
球
号码
H3, H4,
E4 ，H5
F4 ，G5
F5 ， H6
G1, G2,
G7, G8,
H8
D8 ，E6
F1, F2
I / O
描述
D0–D7
CMOS 5 V TOL
I / O
数据I / O操作。这些之间的双向数据信号
PDI1394P25和LLC 。总线持有者内置到这些终端。
未使用的DN引脚应拉至地面，通过10 kΩ的电阻。
数字电路的接地端子。这些终端要绑在一起
到低阻抗的电路板的地平面。
数字电路电源端子。高频率的组合
去耦靠近所述IC封装的每一侧都建议电容器
如并联0.1
F
0.001
F.
低频率10
F
筛选
电容也推荐。这些电源端子
从PLLV分离
DD
和AV
DD
器件内部提供噪音
隔离。它们应当在电路上的低阻抗点被捆扎
板。
Link接口的隔离控制输入。该终端控制操作
对CTL和D端输出分化逻辑。如果可选
在IEEE标准1394-1995的附件J中所述类型的隔离层
该PDI1394P25和LLC时，ISO终端之间实现
应接低电平，使差异化的逻辑。如果没有隔离
屏障实现（直接连接） ，或者总线保持隔离
实现了ISO端应接高电平，禁止
差异化的逻辑。
链路功率状态输入。该端子用来监控
链路层控制器的主动/电源状态和控制的状态
该PHY - LLC接口。此端子应连接至任一
V
DD
通过一个10 kΩ电阻供应有限责任公司，或脉冲输出
这是积极的LLC电源时。的脉冲信号应
当LLC和PHY之间存在隔离屏障使用。 （见
图8）
脂多糖输入被认为是不活动的，如果它是低采样由PHY的
超过2.6
s
（ 128系统时钟周期） ，并且被认为是活跃的
否则（即，断言稳定高或振荡信号具有低
时间小于2.6
s).
脂多糖输入要高，至少21 ns的
得到保证，以便可以观察到作为由PHY高。
当PDI1394P25检测LPS的是不活动的，将放置
PHY - LLC接口进入低功率复位状态。在复位状态下，
CTL和D的输出被保持在逻辑0状态和LREQ输入是
忽略;然而， SYSCLK的输出仍然有效。如果输入的LPS
保持低电平的时间超过26
s
（ 1280 SYSCLK周期）时，PHY - LLC
接口被置于低功耗禁用状态，其中SYSCLK
输出也保持无效。所述PHY - LLC接口被放置到
在硬件复位禁用状态。
该有限责任公司被认为是积极的，如果只输入LPS同时处于活动状态，
LCtrl寄存器位被设置为1，并且被认为是不活动的，如果任一所述的LPS
输入无效或LCtrl寄存器位清0 。
DGND
供应
—
DV
DD
供应
—
ISO
CMOS
23
E8
I
LPS
CMOS 5 V TOL
15
H7
I
LREQ
NC
CMOS 5 V TOL
无连接
1
54, 55
H1
I
—
LLC请求输入。在LLC使用此输入以启动服务请求
到PDI1394P25 。总线保持器被内置于该端子。
这些引脚内部没有连接，因此是“不
关心“ 。
其他厂商的引脚兼容的芯片可能需要
连接和这些引脚上的外部电路。
无连接。
NC
无连接
16, 43,
44, 45,
46, 47
20
21
22
14
A2, A3,
B3, B4,
C4
F7
E7
F8
G6
—
PC0
PC1
PC2
PD
CMOS 5 V TOL
I
电力类节目的投入。在硬件复位时，这些输入设置
在自ID功率等级的默认值来表示。
编程是通过把终端的高或低进行。请参阅
表21用于编码。
掉电输入。此终端上的逻辑高电平关断所有内部
除了电路电缆，有源监听电路中控制CNA
输出。欲了解更多信息，请参见第17.2
CMOS 5 V TOL
I
2001年9月6日
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