飞利浦半导体
初步数据
1端口400 Mbps的物理层接口
PDI1394P25
1.0功能
完全支持IEEE 1394-1995标准的规定高
高性能串行总线和P1394a -2000
在IEEE1394
标准。
2
标准
1
支持扩展的偏置握手时，可增强
与摄录一体机的互操作性
完全兼容的火线和i.LINK实现
全P1394a支持包括：
–
连接去抖
–
仲裁短复位
–
多速串联
–
仲裁加速
–
飞通过串联
–
端口禁用/暂停/恢复
接口的链路层控制器支持低成本总线持有人
隔离和可选附件J电气隔离
通过在2/4/8平行线数据接口的链路层控制器
49.152兆赫
低成本24.576 MHz晶振提供传输，在接收数据
100/200/400 Mbps的，并在49.152 MHz的链路层控制器时钟
不需要外部滤波电容的锁相环
互操作与使用3.3 V和5 V链路层控制器
耗材
提供1 1394A完全兼容的电缆端口处
100/200/400 Mbps的。可以用作一个端口的PHY而不
使用的任何额外的外部元件
能够与其他物理层（PHY ），使用3.3 V和
5 V电源
完全符合开放式人机交互的要求
电缆端口监视线路条件，对远程主动连接
节点。
节点的功率等级信息信号系统电源
管理
断电功能，在电池供电的节能
应用包括：
–
自动装置断电时暂停
–
设备断电端
–
通过LPS Link接口禁用
–
活动端口已关闭
电力线缆存在监测
单独的电缆偏置（ TPBIAS ）为每个端口
寄存器位给竞争者位的软件控制，功率等级
位，链路有效位，而1394的功能
LQFP封装的功能和引脚与德州兼容
仪器TSB41LV01E 和TSB41AB1 （ PAP包）
400 Mbps的物理层。
逻辑执行系统初始化和仲裁职能
包括用于数据选通位电平进行编码和解码功能
编码
2.0说明
该PDI1394P25提供了数字和模拟收发器功能
实现在一个基于电缆的IEEE一端口节点需要
1394-1995和/或1394的网络。每根电缆的端口包括两个
差分线路收发器。收发器包括电路
根据需要，用于确定连接监视线路状态
状态，初始化和仲裁，并为数据包的接收和
传输。该PDI1394P25设计有连接接口
层控制器（ LLC） ，如PDI1394L40或PDI1394L41 。
再同步到本地时钟输入数据
单3.3伏电源供电
最小V
DD
2.7 V的尾丝的功率消耗设备
而通电且连接到总线，将不能驱动TPBIAS
连接端口上，即使在接收到传入的偏置电压
端口
3.0订购信息
包
64引脚塑料LQFP
64球塑料LFBGA
温度范围
0至+ 70°C
0至+ 70°C
订货编号
PDI1394P25BD
PDI1394P25EC
PKG 。 DWG 。 ＃
SOT314-2
SOT534-1
1.
2.
实现技术涵盖苹果电脑股份有限公司和SGS汤普森有限公司一项或多项专利。
FireWire是苹果电脑公司的i.LINK的商标是索尼公司的商标。
2001年9月6日
2
飞利浦半导体
初步数据
1端口400 Mbps的物理层接口
PDI1394P25
5.0引脚说明
名字
PIN TYPE
LQFP
针
号码
32, 33,
39, 48,
49, 50
30, 31,
42, 51,
52
LFBGA
球
号码
A1, A5,
A8 ，B1
B2, B7
B8 ，C2
C3, C5,
C7 ， D2
I / O
描述
AGND
供应
—
模拟电路的接地端子。这些终端要绑在一起
到低阻抗的电路板的地平面。
模拟电路的电源端子。高频率的组合
去耦每侧电容器建议，比如平行
0.1
F
0.001
F.
这些电源端子是分开
PLLV
DD
和DV
DD
器件内部提供噪声隔离。他们
应于在电路基板上的低阻抗点被捆扎。
桥的输入。此输入用于设置位于Bridge_Aware位
该供应商相关的寄存器第7页，基地址1001
b
，位
位置6和7在硬件复位该引脚进行采样（RESET
低） 。当桥脚接低电平（或通过一个1 kΩ电阻
容纳其他供应商的引脚兼容芯片） ，该Bridge_Aware
位被设置为“00”表示“非桥接装置”。当桥
引脚接高电平时， Bridge_Aware位设置为“11 ”表示“ 1394.1
桥兼容“的设备。的Bridge_Aware位默认设置
可以通过写寄存器被覆盖。该Bridge_Aware位
报道在比特的自ID信息包位置18和19 。
总线管理器竞争者编程输入和链接输出。上
硬件复位时，该终端用于设置的默认值
在自ID竞争者的状态指示。编程是通过搭售完成
通过10 - kΩ电阻高（竞争者）或低（未端子
竞争者） 。电阻器允许链路上输出来覆盖输入。
如果此引脚连接到LLC驱动器引脚用于设置公交经理/ IRM
竞争者状态，则有10 kΩ串联电阻应该放在这个
物理层和LLC ，以防止可能出现的争用的线。在这
情况。在前面提到的上拉或下拉低电阻
段不应使用。请参考图9 。
以下硬件复位时，该终端是链路上输出，这是
用于通知在LLC以电和被激活。链路上
输出是一个周期为大约163纳秒（方波信号8
系统时钟周期）活跃时。链路上输出，否则驱动为低电平，
除了在硬件复位时为高阻态。
如果LLC是无效的链接对输出被激活（ LPS不活动或
LCtrl位清零）时：
一） PHY接收链路物理层上的数据包发往这个节点，
二） PEI （端口中断事件）寄存器位为1 ，或
C）任何CTOI （配置超时中断） ， CPSI
（电缆电源状态中断） ，或Stoi旅馆（状态超时中断）
寄存器位为1， RPIE （恢复端口的中断使能）
寄存器位也是1 。
一旦被激活，链路上输出将继续有效，直到LLC。
激活（ LPS激活， LCtrl位设置两个） 。该PHY还
当总线复位时释放了链路上的输出，除非链路上
输出，否则将活性由于中断位1被置
（即，链路上输出有效纯粹由于链路上的接收
PHY分组） 。
注：如果中断情况存在，否则将导致
链路上的输出将被激活，如果LLC是不活动的，链路上输出
当LLC随后变为无效将被激活。
AV
DD
供应
—
桥
CMOS
28
D6
I
C / LKON
CMOS 5 V TOL
19
F6
I / O
中央社
CPS
CMOS
CMOS
3
24
F3
E5
O
I
电缆未主动输出。该终端被置为高电平时，有
没有端口接收输入的偏置电压。
电缆电源状态输入。该端子通常连接到电缆
动力通过一个390 kΩ的电阻。该电路驱动一个内部
比较器，用于检测电缆的功率的存在。
控制I / O操作。这些双向信号控制通信
该PDI1394P25和LLC之间。公交持有者建成
这些终端。
CTL0,
CTL1
CMOS 5 V TOL
4
5
G3
G4
I / O
2001年9月6日
5
飞利浦半导体
初步数据
1端口400 Mbps的物理层接口
PDI1394P25
1.0功能
完全支持IEEE 1394-1995标准的规定高
高性能串行总线和P1394a -2000
在IEEE1394
标准。
2
标准
1
支持扩展的偏置握手时，可增强
与摄录一体机的互操作性
完全兼容的火线和i.LINK实现
全P1394a支持包括：
–
连接去抖
–
仲裁短复位
–
多速串联
–
仲裁加速
–
飞通过串联
–
端口禁用/暂停/恢复
接口的链路层控制器支持低成本总线持有人
隔离和可选附件J电气隔离
通过在2/4/8平行线数据接口的链路层控制器
49.152兆赫
低成本24.576 MHz晶振提供传输，在接收数据
100/200/400 Mbps的，并在49.152 MHz的链路层控制器时钟
不需要外部滤波电容的锁相环
互操作与使用3.3 V和5 V链路层控制器
耗材
提供1 1394A完全兼容的电缆端口处
100/200/400 Mbps的。可以用作一个端口的PHY而不
使用的任何额外的外部元件
能够与其他物理层（PHY ），使用3.3 V和
5 V电源
完全符合开放式人机交互的要求
电缆端口监视线路条件，对远程主动连接
节点。
节点的功率等级信息信号系统电源
管理
断电功能，在电池供电的节能
应用包括：
–
自动装置断电时暂停
–
设备断电端
–
通过LPS Link接口禁用
–
活动端口已关闭
电力线缆存在监测
单独的电缆偏置（ TPBIAS ）为每个端口
寄存器位给竞争者位的软件控制，功率等级
位，链路有效位，而1394的功能
LQFP封装的功能和引脚与德州兼容
仪器TSB41LV01E 和TSB41AB1 （ PAP包）
400 Mbps的物理层。
逻辑执行系统初始化和仲裁职能
包括用于数据选通位电平进行编码和解码功能
编码
2.0说明
该PDI1394P25提供了数字和模拟收发器功能
实现在一个基于电缆的IEEE一端口节点需要
1394-1995和/或1394的网络。每根电缆的端口包括两个
差分线路收发器。收发器包括电路
根据需要，用于确定连接监视线路状态
状态，初始化和仲裁，并为数据包的接收和
传输。该PDI1394P25设计有连接接口
层控制器（ LLC） ，如PDI1394L40或PDI1394L41 。
再同步到本地时钟输入数据
单3.3伏电源供电
最小V
DD
2.7 V的尾丝的功率消耗设备
而通电且连接到总线，将不能驱动TPBIAS
连接端口上，即使在接收到传入的偏置电压
端口
3.0订购信息
包
64引脚塑料LQFP
64球塑料LFBGA
温度范围
0至+ 70°C
0至+ 70°C
订货编号
PDI1394P25BD
PDI1394P25EC
PKG 。 DWG 。 ＃
SOT314-2
SOT534-1
1.
2.
实现技术涵盖苹果电脑股份有限公司和SGS汤普森有限公司一项或多项专利。
FireWire是苹果电脑公司的i.LINK的商标是索尼公司的商标。
2001年9月6日
2
飞利浦半导体
初步数据
1端口400 Mbps的物理层接口
PDI1394P25
5.0引脚说明
名字
PIN TYPE
LQFP
针
号码
32, 33,
39, 48,
49, 50
30, 31,
42, 51,
52
LFBGA
球
号码
A1, A5,
A8 ，B1
B2, B7
B8 ，C2
C3, C5,
C7 ， D2
I / O
描述
AGND
供应
—
模拟电路的接地端子。这些终端要绑在一起
到低阻抗的电路板的地平面。
模拟电路的电源端子。高频率的组合
去耦每侧电容器建议，比如平行
0.1
F
0.001
F.
这些电源端子是分开
PLLV
DD
和DV
DD
器件内部提供噪声隔离。他们
应于在电路基板上的低阻抗点被捆扎。
桥的输入。此输入用于设置位于Bridge_Aware位
该供应商相关的寄存器第7页，基地址1001
b
，位
位置6和7在硬件复位该引脚进行采样（RESET
低） 。当桥脚接低电平（或通过一个1 kΩ电阻
容纳其他供应商的引脚兼容芯片） ，该Bridge_Aware
位被设置为“00”表示“非桥接装置”。当桥
引脚接高电平时， Bridge_Aware位设置为“11 ”表示“ 1394.1
桥兼容“的设备。的Bridge_Aware位默认设置
可以通过写寄存器被覆盖。该Bridge_Aware位
报道在比特的自ID信息包位置18和19 。
总线管理器竞争者编程输入和链接输出。上
硬件复位时，该终端用于设置的默认值
在自ID竞争者的状态指示。编程是通过搭售完成
通过10 - kΩ电阻高（竞争者）或低（未端子
竞争者） 。电阻器允许链路上输出来覆盖输入。
如果此引脚连接到LLC驱动器引脚用于设置公交经理/ IRM
竞争者状态，则有10 kΩ串联电阻应该放在这个
物理层和LLC ，以防止可能出现的争用的线。在这
情况。在前面提到的上拉或下拉低电阻
段不应使用。请参考图9 。
以下硬件复位时，该终端是链路上输出，这是
用于通知在LLC以电和被激活。链路上
输出是一个周期为大约163纳秒（方波信号8
系统时钟周期）活跃时。链路上输出，否则驱动为低电平，
除了在硬件复位时为高阻态。
如果LLC是无效的链接对输出被激活（ LPS不活动或
LCtrl位清零）时：
一） PHY接收链路物理层上的数据包发往这个节点，
二） PEI （端口中断事件）寄存器位为1 ，或
C）任何CTOI （配置超时中断） ， CPSI
（电缆电源状态中断） ，或Stoi旅馆（状态超时中断）
寄存器位为1， RPIE （恢复端口的中断使能）
寄存器位也是1 。
一旦被激活，链路上输出将继续有效，直到LLC。
激活（ LPS激活， LCtrl位设置两个） 。该PHY还
当总线复位时释放了链路上的输出，除非链路上
输出，否则将活性由于中断位1被置
（即，链路上输出有效纯粹由于链路上的接收
PHY分组） 。
注：如果中断情况存在，否则将导致
链路上的输出将被激活，如果LLC是不活动的，链路上输出
当LLC随后变为无效将被激活。
AV
DD
供应
—
桥
CMOS
28
D6
I
C / LKON
CMOS 5 V TOL
19
F6
I / O
中央社
CPS
CMOS
CMOS
3
24
F3
E5
O
I
电缆未主动输出。该终端被置为高电平时，有
没有端口接收输入的偏置电压。
电缆电源状态输入。该端子通常连接到电缆
动力通过一个390 kΩ的电阻。该电路驱动一个内部
比较器，用于检测电缆的功率的存在。
控制I / O操作。这些双向信号控制通信
该PDI1394P25和LLC之间。公交持有者建成
这些终端。
CTL0,
CTL1
CMOS 5 V TOL
4
5
G3
G4
I / O
2001年9月6日
5
QQ：2881677436 复制
