飞利浦半导体
初步数据
1端口400 Mbps的物理层接口
PDI1394P25
6.0框图
LPS
/ ISO
C / LKON
接收到的数据
解码器/
重定时器
电缆电源
探测器
CPS
系统时钟
LREQ
CTL0
CTL1
D0
D1
D2
D3
D4
D5
D6
D7
PC0
PC1
PC2
中央社
电缆端口0
链接
接口
I / O
TPA0+
TPA0–
仲裁
与控制
状态机
逻辑
TPB0+
TPB0–
R0
R1
TPBIAS0
偏压
和
当前
发电机
水晶
振荡器
PLL系统，
和时钟
发电机
XI
XO
TESTM
PD
/ RESET
发送
数据
编码器
SV01829
7.0功能规格
该PDI1394P25只需要一个外部24.576 MHz晶振作为
参考。外部时钟可以连接到第十一代替
水晶。一个内部振荡器驱动一个内部锁相环
（PLL） ，其产生所需的393.216兆赫基准信号。
该参考信号在内部划分来提供时钟信号
用于控制所述出站编码的选通脉冲的传输和
数据信息。甲49.152 MHz的时钟信号，供给到
对于这两个芯片的同步相关联的有限责任公司，用于
再同步所接收的数据。掉电（ PD ）
功能，当通过断言PD端子高使能时，停止
PLL和操作禁止除电缆偏置电路全部
探测器在城规会的终端。端口发送电路和
接收电路也被禁用时，该端口被禁用，
暂停或断开。
该PDI1394P25支持的一个可选的隔离屏障
本身和它的LLC 。当ISO输入端是绑高，
LLC接口输出表现一般。当ISO终端是
接低电平，内部差分逻辑使能，输出
驱动，使得它们可以通过一个电容性耦接或
如上述变压器电隔离屏障
IEEE 1394A
第5.9.4节。
与单电容（总线保持器）隔离操作，
该PHY终端上的ISO必须绑高。有关更多细节
使用单个电容器隔离请参阅飞利浦隔离
应用笔记AN2452 。
数据位通过从接收有线端口传输
在两个，四个或八个平行的路径在LLC （取决于
请求的传输速度）。它们在内部锁存
PDI1394P25与49.152 MHz的系统时钟同步。
这些位被串联结合，进行编码，并在发送
98.304 / 196.608 / 393.216 Mbps的（简称为S100 ，S200 ，以及
S400的速度，分别）作为出站数据选通信息
流。在传输期间，经编码的数据信息是
在TPB电缆对（多个） ，并且所编码的差分传输
频闪信息差动发送的TPA电缆
一对（多个） 。
在分组接收的TPA和TPB变送器
接收有线端口被禁用，并且接收器端口是
启用。经编码的数据信息被接收的TPA电缆上
对，以及所编码的选通信息被接收的TPB
对电缆。所接收的数据选通信息进行解码，以
恢复的接收时钟信号和串行数据位。串行
2001年9月6日
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