【256K X 36 ， 512K ×183.3V同步ZBT SRAM的ZBT 功能3.3V的I / 】,IC型号IDT71V65603S133BQ,IDT71V65603S133BQ PDF资料,IDT71V65603S133BQ经销商,ic,电子元器件-51电子网

256K X 36 ， 512K ×18

3.3V同步ZBT SRAM的

ZBT 功能

3.3V的I / O ，突发计数器

流水线输出

IDT71V65603

IDT71V65803

特点

256K ×36 ， 512K ×18的内存配置

支持高性能系统的运行速度 - 150MHz的

（ 3.8ns时钟到数据访问）

ZBT

特点 - 读和写周期之间无死循环

内部同步输出缓冲器能消除

需要控制

单R / W （读/写）控制引脚

正时钟边沿触发的地址，数据和控制

信号注册了全流水线的应用

4字突发能力（交错或线性）

单个字节写（ BW

）控制（可配合活动）

三芯片使简单的深度扩张

3.3V电源（ ± 5 ％）

3.3V的I / O电压（V

DDQ

)

功率下降ZZ输入控制

包装在JEDEC标准的100引脚塑料薄型四方

扁平封装（ TQFP ）， 119球栅阵列（ BGA ）和165细牙

球栅阵列（ FBGA ）。

描述

该IDT71V65603 / 5803顷3.3V高速9437184位

（ 9兆位）同步SRAM 。他们的目的是消除死巴士

车削循环时，公交车周围的读取和写入，或写入和

读取。因此，他们已获得的名称ZBT

或零总线周转。

地址和控制信号被施加到SRAM中一个时钟

周期，并且两个周期后，相关联的数据的周期发生时，不论是读或写。

该IDT71V65603 / 5803包含数据的I / O ，地址和控制信号

寄存器。输出使能是唯一的异步信号，并且可以使用

禁止输出在任何给定的时间。

时钟使能（ CEN ）引脚允许IDT71V65603 / 5803的操作

只要有必要暂停。所有同步输入被忽略时，

（ CEN ）高，内部设备寄存器将保持其先前的值。

有三个芯片使能引脚（ CE1，CE2，

CE2)

允许用户

在需要时取消该设备。如果这三个中的任何一个都未被断言

当ADV / LD为低时，没有新的存储器操作可以被发起。不过，

任何挂起的数据传输（读或写）将完成。数据总线

将三态，两个周期的芯片被取消或写操作开始后。

该IDT71V65603 / 5803有一个片上串计数器。在突发

模式中， IDT71V65603 / 5803可以提供4个周期的数据为一个单一的

地址提供给SRAM中。色同步信号序列的顺序是

由定义

LBO

输入引脚。该

LBO

针和线之间的选择

交错突发序列。在ADV / LD信号用于加载一个新的

外部地址（ ADV / LD = LOW）或增加内部突发计数器

（ ADV / LD =高）。

该IDT71V65603 / 5803 SRAM采用IDT最新的高性能

CMOS工艺制造，并且被包装在JEDEC标准14毫米X 20毫米100-

针薄塑料四方扁平封装（ TQFP ），以及一个119球栅阵列（BGA）和

165细间距球栅阵列（ FBGA ）。

引脚说明摘要

-A

，CE

读/写

CEN

CLK

ADV / LD

LBO

I / O

-I / O

， I / O

-I / O

, V

DDQ

地址输入

芯片使

OUTPUT ENABLE

读/写信号

时钟使能

单个字节写入选择

时钟

提前破灭地址/加载新地址

线性/交错突发订单

睡眠模式

数据输入/输出

核心电源， I / O电源

地

输入

I / O

供应

同步

异步

同步

不适用

同步

STATIC

异步

同步

STATIC

5304 TBL 01

ZBT和零总线周转是为Integrated Device Technology ， Inc.的商标，该架构支持美光科技和摩托罗拉公司

2002年12月

DSC-5304/05

2002集成设备技术有限公司

IDT71V65603 ， IDT71V65803 ， 256K ×36 ， 512K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流水线输出

商用和工业温度范围

引脚德网络nitions

(1)

符号

-A

ADV / LD

引脚功能

地址输入

前进/负载

I / O

活跃

不适用

描述

同步地址输入。地址寄存器TRIG复位此输出通过的一个组合

上升CLK的边缘， ADV / LD低，

CEN

低，真正的芯片使。

ADV / LD是用来加载新地址的内部寄存器的同步输入

并且当它被采样为低时时钟与所选芯片的上升沿控制。当

ADV / LD为低配取消芯片，正在进行的任何突发终止。当ADV /

被采样为高电平则内部突发计数器先进的，这是在任何突发

进展情况。当ADV / LD被采样到高的外部地址将被忽略。

R / W信号是一个同步输入，标识发起的当前负载周期是否是

读或写访问存储阵列。对于当前周期中的数据总线活动发生

将两个时钟周期后。

同步时钟使能输入。当

CEN

采样为高电平，其它所有的同步

投入，包括时钟被忽略，输出再主不变。的效果

CEN

采样高的器件输出好像是从低到高的时钟转换并没有出现。

对于正常操作，

CEN

在时钟的上升沿必须采样为低电平。

同步字节写使能。每个9位字节都有自己的有源低字节写使能。

负载写周期（当R / W和ADV / LD进行采样低）合适的字节写

信号（ BW

-BW

）必须是有效的。字节写信号也必须对每一个周期中有效

突发写入。当R / W采样高字节写入信号被忽略。适当的

数据的字节（多个）的两个周期后写入到器件中。

-BW

都可以接低电平，如果

总是在做写入整个36位字。

同步低电平有效芯片使能。

和

使用带有CE

使

IDT71V65603 / 5803 。（ CE

高采样或CE

采样低点）和ADV / LD低处

在时钟脉冲上升沿，启动取消循环。该ZBT

有2个周期的取消选择，即

数据总线将三态两个时钟周期开始后取消。

同步高电平有效芯片使能。 CE

用于与

和

以使芯片。

有极性反相，但其它方面与

和

这是时钟输入到IDT71V65603 / 5803 。以外

OE ，

对于所有时序参考

装置是由相对于CLK的上升沿。

同步数据输入/输出（ I / O）引脚。两个数据输入路径和输出的数据路径是

注册和由CLK的上升沿触发。

突发为了选择输入。当

LBO

是高的交错突发序列被选择。

当

LBO

是低的线性脉冲串顺序被选择。

LBO

是一个静态输入和它必须

设备在操作期间不会改变。

异步输出使能。

必须是低以从71V65603 / 5803中读取数据。当

较高的I / O引脚处于高阻抗状态。

不需要积极

控制了读取和写入周期。在正常操作中，

可以连接到低电平。

异步睡眠模式的输入。 ZZ HIGH将门CLK内部和断电

71V65603 / 5803的最低功耗水平。数据保留的保障

睡眠模式。

3.3V内核电源。

3.3V的I / O供电。

地面上。

5304tbl 02

读/写

READ / WRITE

不适用

CEN

时钟使能

低

-BW

单个字节

写入启用

低

芯片使

低

CLK

I / O

-I / O

I / O

-I / O

LBO

芯片使能

时钟

数据输入/输出

线性突发顺序

I / O

高

不适用

低

OUTPUT ENABLE

低

睡眠模式

不适用

DDQ

注意：

电源

地

不适用

1.所有的同步输入必须符合规定的建立和保持时间相对于CLK 。

6.42

IDT71V65603 ， IDT71V65803 ， 256K ×36 ， 512K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流水线输出

商用和工业温度范围

功能框图

LBO

地址A [ 0:17 ]

CE1,

CE2,

CE2

读/写

CEN

ADV / LD

BWX

CLK

控制

256Kx36位

存储阵列

地址

输入寄存器

控制逻辑

MUX

SEL

CLK

时钟

输出寄存器

门

5304 DRW 01A

数据I / O [ 0时31分]

I / O P [ 1 ： 4 ]

6.42

IDT71V65603 ， IDT71V65803 ， 256K ×36 ， 512K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流水线输出

商用和工业温度范围

功能框图

LBO

地址A [ 0:18 ]

CE1,

CE2,

CE2

读/写

CEN

ADV / LD

BWX

CLK

控制

512x18位

存储阵列

地址

输入寄存器

控制逻辑

MUX

SEL

CLK

时钟

输出寄存器

门

5304 DRW 01

数据I / O [ 0点15 ]

I / O P [ 1 ： 2 ]

建议的直流工作

条件

符号

DDQ

参数

核心供电电压

I / O电源电压

电源电压

输入高电压 - 输入

输入高电压 - I / O

输入低电压

分钟。

3.135

2.0

-0.3

(1)

典型值。

3.3

____

马克斯。

3.465

+0.3

DDQ

+0.3

0.8

单位

5304 TBL 04

注意事项：

1. V

（分钟） = -1.0V脉冲宽度小于T

CYC

/ 2 ，每秒一次循环。

6.42

IDT71V65603 ， IDT71V65803 ， 256K ×36 ， 512K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流水线输出

商用和工业温度范围

推荐工作

温度和电源电压

GRADE

产业

注意事项：

温度

(1)

0 ° C至+ 70°C

-40 ° C至+ 85°C

3.3V±5%

DDQ

3.3V±5%

5304 TBL 05

是"instant on"外壳温度。

100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81

I / O

DDQ

I / O

DDQ

I / O

(1)

I / O

DDQ

I / O

DDQ

I / O

CLK

读/写

CEN

ADV / LD

(2)

引脚配置 - 256K ×36

31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

I / O

DDQ

I / O

DDQ

I / O

(1)

I / O

DDQ

I / O

DDQ

I / O

5304 DRW 02

注意事项：

1.销14，16和66不具有只要直接连接到VDD的输入电压为

≥

VIH 。

2.引脚84为将来预留16M 。

DNU =不要使用。引脚38 ， 39 ， 42和43是保留给各自的JTAG引脚： TMS ， TDI ， TDO和TCK 。该

目前的芯片版本允许这些引脚悬空，接低电平（V

），或连接到高电平（V

LBO

DNU

(3)

DNU

(3)

DNU

(3)

DNU

(3)

顶视图

100 TQFP

6.42

256K X 36 ， 512K ×18

3.3V同步ZBT SRAM的

ZBT 功能

3.3V的I / O ，突发计数器

流水线输出

IDT71V65603

IDT71V65803

特点

256K ×36 ， 512K ×18的内存配置

支持高性能系统的运行速度 - 150MHz的

（ 3.8ns时钟到数据访问）

ZBT

特点 - 读和写周期之间无死循环

内部同步输出缓冲器能消除

需要控制

单R / W （读/写）控制引脚

正时钟边沿触发的地址，数据和控制

信号注册了全流水线的应用

4字突发能力（交错或线性）

单个字节写（ BW

）控制（可配合活动）

三芯片使简单的深度扩张

3.3V电源（ ± 5 ％）

3.3V的I / O电压（V

DDQ

)

功率下降ZZ输入控制

包装在JEDEC标准的100引脚塑料薄型四方

扁平封装（ TQFP ）， 119球栅阵列（ BGA ）和165细牙

球栅阵列（ FBGA ）。

描述

该IDT71V65603 / 5803顷3.3V高速9437184位

（ 9兆位）同步SRAM 。他们的目的是消除死巴士

车削循环时，公交车周围的读取和写入，或写入和

读取。因此，他们已获得的名称ZBT

或零总线周转。

地址和控制信号被施加到SRAM中一个时钟

周期，并且两个周期后，相关联的数据的周期发生时，不论是读或写。

该IDT71V65603 / 5803包含数据的I / O ，地址和控制信号

寄存器。输出使能是唯一的异步信号，并且可以使用

禁止输出在任何给定的时间。

时钟使能（ CEN ）引脚允许IDT71V65603 / 5803的操作

只要有必要暂停。所有同步输入被忽略时，

（ CEN ）高，内部设备寄存器将保持其先前的值。

有三个芯片使能引脚（ CE1，CE2，

CE2)

允许用户

在需要时取消该设备。如果这三个中的任何一个都未被断言

当ADV / LD为低时，没有新的存储器操作可以被发起。不过，

任何挂起的数据传输（读或写）将完成。数据总线

将三态，两个周期的芯片被取消或写操作开始后。

该IDT71V65603 / 5803有一个片上串计数器。在突发

模式中， IDT71V65603 / 5803可以提供4个周期的数据为一个单一的

地址提供给SRAM中。色同步信号序列的顺序是

由定义

LBO

输入引脚。该

LBO

针和线之间的选择

交错突发序列。在ADV / LD信号用于加载一个新的

外部地址（ ADV / LD = LOW）或增加内部突发计数器

（ ADV / LD =高）。

该IDT71V65603 / 5803 SRAM采用IDT最新的高性能

CMOS工艺制造，并且被包装在JEDEC标准14毫米X 20毫米100-

针薄塑料四方扁平封装（ TQFP ），以及一个119球栅阵列（BGA）和

165细间距球栅阵列（ FBGA ）。

引脚说明摘要

-A

，CE

读/写

CEN

CLK

ADV / LD

LBO

I / O

-I / O

， I / O

-I / O

, V

DDQ

地址输入

芯片使

OUTPUT ENABLE

读/写信号

时钟使能

单个字节写入选择

时钟

提前破灭地址/加载新地址

线性/交错突发订单

睡眠模式

数据输入/输出

核心电源， I / O电源

地

输入

I / O

供应

同步

异步

同步

不适用

同步

STATIC

异步

同步

STATIC

5304 TBL 01

ZBT和零总线周转是为Integrated Device Technology ， Inc.的商标，该架构支持美光科技和摩托罗拉公司

2002年12月

DSC-5304/05

2002集成设备技术有限公司

IDT71V65603 ， IDT71V65803 ， 256K ×36 ， 512K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流水线输出

商用和工业温度范围

引脚德网络nitions

(1)

符号

-A

ADV / LD

引脚功能

地址输入

前进/负载

I / O

活跃

不适用

描述

同步地址输入。地址寄存器TRIG复位此输出通过的一个组合

上升CLK的边缘， ADV / LD低，

CEN

低，真正的芯片使。

ADV / LD是用来加载新地址的内部寄存器的同步输入

并且当它被采样为低时时钟与所选芯片的上升沿控制。当

ADV / LD为低配取消芯片，正在进行的任何突发终止。当ADV /

被采样为高电平则内部突发计数器先进的，这是在任何突发

进展情况。当ADV / LD被采样到高的外部地址将被忽略。

R / W信号是一个同步输入，标识发起的当前负载周期是否是

读或写访问存储阵列。对于当前周期中的数据总线活动发生

将两个时钟周期后。

同步时钟使能输入。当

CEN

采样为高电平，其它所有的同步

投入，包括时钟被忽略，输出再主不变。的效果

CEN

采样高的器件输出好像是从低到高的时钟转换并没有出现。

对于正常操作，

CEN

在时钟的上升沿必须采样为低电平。

同步字节写使能。每个9位字节都有自己的有源低字节写使能。

负载写周期（当R / W和ADV / LD进行采样低）合适的字节写

信号（ BW

-BW

）必须是有效的。字节写信号也必须对每一个周期中有效

突发写入。当R / W采样高字节写入信号被忽略。适当的

数据的字节（多个）的两个周期后写入到器件中。

-BW

都可以接低电平，如果

总是在做写入整个36位字。

同步低电平有效芯片使能。

和

使用带有CE

使

IDT71V65603 / 5803 。（ CE

高采样或CE

采样低点）和ADV / LD低处

在时钟脉冲上升沿，启动取消循环。该ZBT

有2个周期的取消选择，即

数据总线将三态两个时钟周期开始后取消。

同步高电平有效芯片使能。 CE

用于与

和

以使芯片。

有极性反相，但其它方面与

和

这是时钟输入到IDT71V65603 / 5803 。以外

OE ，

对于所有时序参考

装置是由相对于CLK的上升沿。

同步数据输入/输出（ I / O）引脚。两个数据输入路径和输出的数据路径是

注册和由CLK的上升沿触发。

突发为了选择输入。当

LBO

是高的交错突发序列被选择。

当

LBO

是低的线性脉冲串顺序被选择。

LBO

是一个静态输入和它必须

设备在操作期间不会改变。

异步输出使能。

必须是低以从71V65603 / 5803中读取数据。当

较高的I / O引脚处于高阻抗状态。

不需要积极

控制了读取和写入周期。在正常操作中，

可以连接到低电平。

异步睡眠模式的输入。 ZZ HIGH将门CLK内部和断电

71V65603 / 5803的最低功耗水平。数据保留的保障

睡眠模式。

3.3V内核电源。

3.3V的I / O供电。

地面上。

5304tbl 02

读/写

READ / WRITE

不适用

CEN

时钟使能

低

-BW

单个字节

写入启用

低

芯片使

低

CLK

I / O

-I / O

I / O

-I / O

LBO

芯片使能

时钟

数据输入/输出

线性突发顺序

I / O

高

不适用

低

OUTPUT ENABLE

低

睡眠模式

不适用

DDQ

注意：

电源

地

不适用

1.所有的同步输入必须符合规定的建立和保持时间相对于CLK 。

6.42

IDT71V65603 ， IDT71V65803 ， 256K ×36 ， 512K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流水线输出

商用和工业温度范围

功能框图

LBO

地址A [ 0:17 ]

CE1,

CE2,

CE2

读/写

CEN

ADV / LD

BWX

CLK

控制

256Kx36位

存储阵列

地址

输入寄存器

控制逻辑

MUX

SEL

CLK

时钟

输出寄存器

门

5304 DRW 01A

数据I / O [ 0时31分]

I / O P [ 1 ： 4 ]

6.42

IDT71V65603 ， IDT71V65803 ， 256K ×36 ， 512K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流水线输出

商用和工业温度范围

功能框图

LBO

地址A [ 0:18 ]

CE1,

CE2,

CE2

读/写

CEN

ADV / LD

BWX

CLK

控制

512x18位

存储阵列

地址

输入寄存器

控制逻辑

MUX

SEL

CLK

时钟

输出寄存器

门

5304 DRW 01

数据I / O [ 0点15 ]

I / O P [ 1 ： 2 ]

建议的直流工作

条件

符号

DDQ

参数

核心供电电压

I / O电源电压

电源电压

输入高电压 - 输入

输入高电压 - I / O

输入低电压

分钟。

3.135

2.0

-0.3

(1)

典型值。

3.3

____

马克斯。

3.465

+0.3

DDQ

+0.3

0.8

单位

5304 TBL 04

注意事项：

1. V

（分钟） = -1.0V脉冲宽度小于T

CYC

/ 2 ，每秒一次循环。

6.42

IDT71V65603 ， IDT71V65803 ， 256K ×36 ， 512K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流水线输出

商用和工业温度范围

推荐工作

温度和电源电压

GRADE

产业

注意事项：

温度

(1)

0 ° C至+ 70°C

-40 ° C至+ 85°C

3.3V±5%

DDQ

3.3V±5%

5304 TBL 05

是"instant on"外壳温度。

100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81

I / O

DDQ

I / O

DDQ

I / O

(1)

I / O

DDQ

I / O

DDQ

I / O

CLK

读/写

CEN

ADV / LD

(2)

引脚配置 - 256K ×36

31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

I / O

DDQ

I / O

DDQ

I / O

(1)

I / O

DDQ

I / O

DDQ

I / O

5304 DRW 02

注意事项：

1.销14，16和66不具有只要直接连接到VDD的输入电压为

≥

VIH 。

2.引脚84为将来预留16M 。

DNU =不要使用。引脚38 ， 39 ， 42和43是保留给各自的JTAG引脚： TMS ， TDI ， TDO和TCK 。该

目前的芯片版本允许这些引脚悬空，接低电平（V

），或连接到高电平（V

LBO

DNU

(3)

DNU

(3)

DNU

(3)

DNU

(3)

顶视图

100 TQFP

6.42