（1）运行ise 10.x navigator，打开设计文件。

　　（2）为建立．cdc（chipscope definition ＆ connection）文件，选择【project】→【newsource】命令，弹出源程序设置界面。选择【chipscope definition and connection file】文件类型，并输入文件名test＿chip，如图1所示。

　　图1输入文件名

　　（3）单击【next】按钮，选择需要调试和插入的设计文件。

　　（4）单击【next】后单击【finish】按钮，按钮，选择需要插入和测试的模块（针对多模块或分层设计而言）。然将test＿chip.cdc文件,插入到工程文件中，如图2所示。

　　图2 插入文件到工程文件中

　　（5）在【sources in project】窗口中，双击test＿chi.cdc文件，设置chipscope pro的参数。在设置过程中，将自动完成输入／输出文件.ngc的指定和器件类型的设置，如图3所示。由于chipscope pro在ise 10.x工程管理器中启动，因此这些文件和器件类型都不能修改。

　　■ 【use srl16s】复选框：用来控制core生成时是否便用srll6和srl16e逻辑元素。如果不选择该复选框，将会用触发器和多路选择器来代替，从而带来更多的逻辑资源消耗并降低性能：选择该复选框将会有更好的优化效果。

　　图3 启动chipscope pro core inserter模块

　　■ 【use rpms】复选框：用来控制是否用相关布局宏（relationally placed macros）来生成一个独立的core，该复选框能阻止布局布线器对区域内用于放置chipscope pro内核的所有逻辑进行布局优化。

　　菜单栏中的菜单项及其功能如下。

　　■file：包含常见文件操作等命令，其中【refresh netlist】命令用于更新网表。当输入的网表发生变化时，chipscope pro会提示自动更新网表，设计者也可以使用该命令来手工更新网表。

　　■edit：其中包含创建新的集成逻辑分析单元的【new ila unit】，或创建新的ila／atc单元的【new ila／atc unit】，删除单元的【remove unit】，以及选择参数的【 preferences 】等命令。

　　■insert：包含【insert core】命令。当设置ila core的各项参数后，可以利用这个命令

　　把集成逻辑分析仪的网表插入到原设计的网表中。

　　（6）单击【next】按钮，弹出【chipscope pro core inserter】窗口，如图4所示。该窗口用于指定是否禁止在jtag时钟上插入bufg。默认值为在jtag时钟上插入一个全局时钟缓冲器。如果选中【disable jtag clock bufg insertion】复选框，在布局布线时将使用普通布线资源，而不是全局时钟布线资源。

　　图4 【chipscope pro core inserter】窗口

　　注意：除非在全局时钟资源非常紧张的情况下才选择禁止插入bufg，因为＊用普通布线资源，会左jtag时钟线上产生较大的布线延时偏移（skew），破坏待分析信号乏间的时序关系，此当使用普通布线资源时，建议附加相应的约束，尽可能减小jtag时钟线上的延迟对测试精的影响、
　　
　　（7）单击【next】按钮 将弹出【select inegrated logic analyzer options】设置界面。

　　【trigger parameters】选项组用于设置触发输人和匹配单元参数，以及触发条件数，如图5所示。

　　图5 【trigger parameters】选项组

　　■在【number of input trigger pods】下拉列表框中可以选择相应的ila core输人触发端口的数目，每个ila core最多可以提供16个输入触发端凵．符个触发端口的参数将在下方分别列出，包括触发宽度、触发条件判断单元的类型和数目。触发端口由一条
或多条信号线组成，信号线的数称为“触发宽度”，触发宽度最多可达256。触发匹配单元是－个比较器，它和触发端口相连，用于检测触发端冂足否满足特定的条件。一个触发端凵可以有1～16个触发匹配单元，这些触发条件判断单元可以组合起来构成逻辑分析仪的触发条件，用于捕获数据。触发匹配单九设甘得越多，占用的逻辑资源越多。因此在满足设定触发条件要求的情况下，应尽量减少触发队配单元的数目。

　　■ 在触发条件选项组【tdgger condition senings】中设置是否便能触发队列器和队列器深度，一旦设置，可以将标准布尔方程式触