引脚和区域约束编辑器（pinout and area constraints editor，pace）是功能非常强大的fpga设计工具，它既可以单独运行，也可以在ise集成化设计工具的环境下执行某些特定的功能。在当前的ise设计工具中，已经将pace的功能融合到了floorplanner（布局规划器）、fpga editor（fpga底层编辑器）和constraints editor（约束编辑器）等其他工具中。在ise工具中无法直接调用pace工具，可以通过约束编辑器来调用。

　　pace工具既可以作为一个设计前的引脚规划和评估工具，也可以在设计中作为辅助设计工具。本节详细讲解ise 10.x版本下包含的pace功能，某些功能同样适用于ise中的其他工具。

　　ise 10．x的pace包含两个模块的图形设置界面，一个是【floorplan io － pre synthesis】，用于规划引脚。通常用在一个设计的“综合”之前，或作为一个 “顶层”设计。但需要提供vhdl／verilog源文件，如图1（a）所示；另一个是【floorplan area／io／logic － post synthesisl】,用于对设计进行区域划分、逻辑定位和引脚的调整等，只能用在一个设计的“综合”之后。因为它需要设计的网表文件（ncd），如图1（b）所示。当pace用做“顶层”设计时，只能用来完成与引脚有关的设计。而【floorplan area／io／logic - post synthesis】涉及pace工具的所有功能。

　　（a）pace作为顶层设计工具

　　（b）pace作为综合后的辅助设计工具

　　图1 pace的两个模块的图形设置界面

　　pace的主要功能如下。

　　（1）指定引脚分配：设计者可以使用引脚分配功能指定输入／输出（i/o）引脚的位置、i／o块（bank）、输入／输出接口标准、禁止lo分配至特定引脚，以及使用drc检查输入／输出（i/o）分配是否正确。

　　（2）区域约束（area constraints）：pace能够以图形化的方式显示器件资源和引脚的分布，设计者可以编辑区域约束并观察逻辑和引脚之间的连接情况。

　　（3）浏览设计层次：pace的设计层次浏览器能显示设计的层次，以及各层次的资源占用情况，这对复杂的设计提供了有用的帮助。

　　（4）时钟区域分类显示、时钟驱动规则校验、ss0规则校验、总线的自动分组、时钟分配分析、封装及引脚的传输延迟分类显示等。

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