为了能够全面地介绍pace的功能，本节通过一个spartan－3e器件的设计范例并运行【floorplan area／io／logic一post synthesis】来详细说明，不同系列的器件由于存在内部逻辑及“硬核”资源的差异，可能在界面中会有不同的显示，但原理是相同的。

　　（1）打开一个工程并选择一个已有的用户约束文件（ucf），或创建一个新的ucf文件。在【processes for....】窗口内展开【user constraints】选项，双击【floorplan area／io／logic － postsynthesis 】选项，打开图1所示pace用户界面。

　　图1 pace用户界面

　　（2）在design browser】窗格中，列出了该设计的输入／输出引脚信息【i/o pins】、全局逻辑资源【global logic】和其他各种逻辑资源及模块【logic】。

　　（3）在【design object list】窗格中展示了整个设计的详细列表，通过这个列表可以定义具体参数和位置。选择【design object list＿i/o pins】选项，可以定义输入／输出标准、参考电压和输入／输出脚工作电压、输出驱动强度、具体定位、是否作为局部时钟、端接状态及延迟等参数，还可以用不同的颜色来区别各个信号或总线信号。选择【loc】选项，可以将各个输入／输出引脚定位在某个bank、器件的上部（t）、器件的下部（b）、右边（r）、左边（l）、左上部（lt）及右下部（rb）等区域内，如图2所示。选择【design object list － global logic】选项，可以定位操作全局的逻辑，如时钟缓冲器、乘法器及块存储器等资源，如图3所示。选择【design object list － logic】选项，可以设置每个模块及具体的触发器的位置等参数，如图4所示。

　　图2 定位输入／输出引脚

　　
　　图3 设计中全局参数设置窗口

　　图4 设置模块和触发器的位置

　　（4）在【device architecture view】窗格中显示整个器件内部的详细内容。选择【view】→【zoom】→【in／out】命令并选择显示区域放大／缩小图形，其中每个元件都有相应的位置坐标（x，y）。

　　（5）在【package pins view】窗格中观察采用不同颜色区分功能的输入／输出脚示意，包括各自的差分对信息，灰色显示的引脚为禁止使用的输入／输出脚。在其中选择【 tools 】→【 allow mode】命令，并单击指定的引脚可激活被禁止的输入／输出脚，然后需保存所做的修改。

　　（6） 【package pin legend】窗格展示各种类型引脚的图例，并采用不同的颜色区别。通过这些图例可以方便和直观地查看【device architecture】窗格中的引脚分布。

　　（7）pace新增了总线的自动分组功能，设计者也可以采用手动分组。在【design objectlist － lo pins】窗格中选择需要组合的输入／输出信号，选择【edit】→【group 】命令，可将所选择的信号合并并自动命名为“usergroup 1”，可以编辑和重新命名。

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