半导体制造工艺已经到达65nm技术节点，但是利用这种技术开发产品所需的成本是如此之高，以致于只有很少的公司才能承受。

    要点

    gordon moore预测芯片上的晶体管数目每18个月增长一倍。

    制造比可见光波长还要小的图形是一个挑战。

    新的工艺增加了设计工程师设计的难度。

    项目经理发现当他们使用新工艺时项目管理变得越来越复杂，成本越来越高。

    半导体产业的发展有其独特的规律性，40年来的实践已经证明了这一规律是正确的。1965年，electronics杂志要求gordon moore博士（英特尔公司的奠基者，其后担任fairchild半导体公司研发实验室的经理）撰写一篇关于半导体技术未来的文章。moore在文中预测芯片中的晶体管数目将以指数规律增长——这个预测以后被命名为摩尔定律（moore’s law）。

    虽然名字中含有定律二字，但这一定律不同于基础科学中的定律。它其实是一个规律，该规律预测：由于半导体技术的进步，半导体产业将以指数规律增长。这个定律的实际价值不在于它预测到了什么，而在于它像一个强大的助推器，推动了整个半导体产业向更先进的技术不断发展。在激烈的竞争即将临近的形势下，保持摩尔定律依然有效所面临的挑战已经变得如此严峻，以致于半导体产业界需要与设备供应商合作进行更多的研究。

    尽管摩尔定律是以每块芯片上的晶体管数目来表述的，但在半导体产业界使用的是不同的标准来衡量与摩尔定律相对应的制造工艺的水平。衡量的单位是管芯上两条金属互连线之间的间距的一半（半间距）—— 即在衬底上面扩散形成的两个特征图形之间的距离的一半。在1999年，半间距尺寸是180nm。由于这是有史以来关键尺寸第一次比曝光光源的波长还要小，因此这个数值变得很重要。（曝光光源用于刻蚀前对材料的曝光。）

    现在使用的193nm波长的光刻设备有望使用到2010年。在2001年，半导体制造商把半间距减少到130nm，在2003年，90nm半间距的工艺成了最先进的工艺。65nm半间距的工艺正在开发当中，并且有望在2007年实现量产。

    工程方面的挑战

    随着半导体工艺技术从2μm发展到现在的90nm以及将来的65nm，越来越多的设计单元由固定或给定的模块转化为可修改的模块。在很多情况下，需要在速度、面积、功耗和良率各个方面进行平衡。设计工程师需按照晶圆代工厂提供的设计规则进行权衡。随着半间距的不断减小，许多因素导致了设计规则数目的增加。当按照90nm工艺进行芯片设计时，工程师必须考虑多达500条的设计规则。

    在解决涉及许多方面的错综复杂的问题时，工程师需凭借自己在电路设计方面的经验来作出正确的决策。不幸的是，产业界已经误导了美国的教育系统，以致于他们错误地认为，为设计一个好的芯片，逻辑设计工程师不大需要物理和电子理论方面的知识。事实上，一些eda公司甚至宣传软件工程师能够设计出好的电子电路。这些说法只对那些在现场可编程逻辑器件(fpga)或者结构化asic上面能实现的简单电路是可信的。如果设计工程师不理解电路原理，那么他们难以解决在90nm及以下工艺进行设计可能遇到的问题，而且设计团队通常需要配备一位半导体制造方面的专家。

    如果要制造关键尺寸为65nm的图形，那么需使用曝光光源波长为193nm的光刻设备。然而，由此将产生很多问题。为在使用90nm工艺时能制造出性能优良的电路，芯片制造商必须使用光罩增强技术(ret)和光学相位修正(opc)技术。两种技术都改变了曝光光源对光刻胶进行曝光的方式，使得制造特征尺寸为曝光光源波长一半的图形成为可能。

    当看见交付给芯片制造商的实际版图与自己所预想的版图大相径庭时，芯片设计师们会做何感想呢？如图1所示，绿色图形表示预期的电路图形，紫色表示未使用ret/opc修正技术而得到的实际的电路图形。另外，图中还显示了一些各种修正技术以不同方式组合后得到的实际的电路图形。其中紫色的电路会导致芯片的失效。即使使用最佳的切实可行的修正技术，最后得到的实际图形也只能是无限接近预期的图形。选择不同的修正技术会导致芯片在速度、功耗和良率方面的差异，而且，opc的数量会影响芯片的面积。能否选择正确的修正技术通常会对产品的收益产生很大影响。stone pillar technologies公司提供的产品将工艺和附带电学测试或良率数据的掩