来源：电子产品世界 作者：上海晏阳科技公司 李鹏刚 陆俊宇

    摘要： 本文采用latticexp系列fpga结合ip解决ddr ram的读写控制。并且在硬件上面进行了实际测试。

    关键词： 嵌入式系统；ddr ram；fpga；ip；lattciexp

    前言

    随着高速处理器的不断发展，嵌入式系统应用的领域越来越广泛，数字信号处理的规模也越来越大，系统中ram规模不断增加，比如视频监控、图像数据采集等领域，图像处理的实时性对ram带宽的要求不断增加，传统的sdram在带宽上已经逐渐无法满足应用要求，ddr sdram(双倍速率sdram)采用在时钟clk信号的上升和下降沿，双沿做数据传输；比传统的sdram只在时钟上升沿传输的方式，传输带宽增加了一倍。ddr ram已开始广泛应用于嵌入式系统中，正逐步取代传统的sdram。

    ddr ram操作速度的提高，对设计者来说，对控制时序的设计有了更高的要求；并且，ddr内存采用的是支持2.5v电压的sstl-ⅱ标准，不再是sdram使用的3.3v电压的lvttl标准。在很多的处理器上面并不带有ddr ram控制器，这对设计者来说，使用ddr ram难度增加。往往需要在设计中插入控制器实现微处理器或dsp对存储器的控制。

    现场可编程门阵列(fpga)已广泛应用于嵌入式系统中。现在很多fpga都提供了针对ddr sdram的接口特性：其输入输出引脚与sstl－ⅱ电气特性兼容，内部提供了ddr触发器、锁相环等硬件资源。使用这些特性，可以比较容易地设计性能可靠的高速ddr ram控制器。本文针对这一问题，介绍一种采用lattice fpga与ip来实现ddr ram控制和验证的方法。

    latticexp

    latticexp器件将非易失的flash单元和sram技术组合在一起，支持瞬间启动和无限可重构的单芯片解决方案。flash单元阵列中保存用户配置文件。上电时，配置文件在1毫秒内从flash存储器中被传送到配置sram中，完成瞬时上电。

    器件内部分为：pic (可编程的i/o单元)，非易失的flash memory，sysconfig配置端口，pfu(可编程功能单元)，pll(模拟锁相环)，pff(非ram/rom功能可编程逻辑单元)，ebr(嵌入式ram块)，jtag口等几部分(见图1)。

    图1 latticexp内部结构图

    ddr controller ip的生成

    ipexpress是lattice开发软件中生成ip模块的工具，可根据用户设定的参数生成ip模块，使用非常方便。

    点击启动ipexpress进入生成界面(见图2)。在左边选取ddr sdram工程，在右边设置工程名称和文件保存地址。

    图2 ipexpress界面

    点击下一步，开始进入参数设置(见图3)。这里面进行设置ddr ram的行、列的参数，以及bank。这些参数都是根据ddr ram芯片手册进行设置。本文中采用的ddr ram颗粒是现代公司的hy5du561622，16m x16，4bank颗粒。

    图3 ddr ram的行、列的参数配置

    下一步，进行时序延时上面的设置(见图4)。

    图4 ddr ram颗粒时序参数配置

    在这里设置trac(行访问周期，ras access cycle/delay)、tcac(列访问周期，cas access cycle/ delay)等参数。这些参数，在ddr ram颗粒芯片的手册中都有详细的列表。需要特别指出的是，由于芯片提供