引言

    ddr-sdram，即双数据速率同步dram，简称ddr。ddr因其更为卓越的性能 (起初的数据速率为266mbps，后来提升至400mbps，而一般sdram只有133mbps)、更低的功耗以及更具竞争力的价格，已经在桌面和便携式应用中颇为流行。最近推出的第二代ddr或称ddr2 (jesd79-2a)，数据速率从400mbps提升到了667mbps。因此与之前的sdram技术相比，ddr存储器需要更加复杂和新颖的功率管理结构。

    ddr功率管理结构

    图1所示为第一代ddr存储器的基本功率管理结构。在ddr存储器中，输出缓冲器是推挽式结构，而输入接收器处于差分结构。这就需要参考偏置中点电压vref以及能够供应和吸收电流的电压终端匹配。后一个特点 (供应和吸收电流) 是ddr vtt终端匹配与pc主板上其他终端匹配的不同之处。值得注意的是，前端系统总线 (fsb) 的终端匹配将cpu连接至存储器信道中心 (mch)，由于只是正极信号的终端匹配，该终端只需要电流吸收功能。因此，这种终端匹配不适用于ddr vtt终结结构，需要新型的功率管理设计。

    图1 ddr功率管理结构示意图较差情况下的电流消耗

    第一代ddr存储器的逻辑门供电电压是2.5v。在芯片组的输出缓冲器和存储器模块上相应的输入接收器之间，通常有一条走线或小分支，需要利用图1所示的电阻rt和rs进行适当的终端匹配。将包括输出缓冲器在内的所有阻抗都计算在内的话，每个终结的走线可以吸收或供应电流 16.2ma。如果系统接收器和发射器之间的走线比较长，可能两端都需要终端匹配，这样便需要双倍的电流。

    ddr逻辑所需的2.5v vddq有 200mv的容差。为了维持噪声性能，ddr终结电压vtt必须能够跟踪vddq。vtt必须等于vddq / 2或约为1.25v，精度要求为 3%。最后，参考电压vref必须在vtt 和 vtt+40mv的范围。电压能够跟踪，加上vtt必须同时具有电流供应和吸收能力，对ddr存储器功率管理来说是个独特的挑战。

    -vtt 终端匹配

    假设128mb存储器系统的结构如下：

    128位宽总线；

    8个数据闸门；

    8个掩码位；

    8个vcc位；

    40个地址线 (2组20个地址线)。

    共192线， 每条线路消耗的电流为16.2ma，最大电流消耗为：192 16.2ma = 3.11a（峰值）-vddq供vtt吸收电流时，vddq提供电流。vddq电流是单极的，最大值等于vtt的最大电流，即3.11a。

    平均功耗

    一个128mb存储器系统一般由8x128mb器件组成，其平均功耗为990mw，不包括vtt终结功率。来自vddq的平均电流iddq。同样，终结电阻所消耗的功率ptt为660mw 。最后，因为vref供电电压的阻抗很低，可以得到很好的抗噪性能 (<5ma)，因此vref的电流iref值可以足够大。

    128mb ddr存储器功率管理系统设计的主要静态参数总结如下：

    vddq = 2.5v, iddq =0.396a 平均值, 3.11a 峰值 (供应)

    vtt = vddq /2=1.25v, itt = 0.528a 平均值, 3.11a 峰值 (供应和吸收)

    vref = vddq /2=1.25v, iref = 5ma。

    当然，如果利用vddq为终端匹配之外的其他负载供电，其容量必须相应提高。

    瞬态工作模式

    ddr存储器的指导文档jedec jesd79和jesd 8-9规定vtt电压必须等于vddq电压的一半，容差为 3%。该容差应包括由线转换所引起的总线负载瞬态值。然而，这没有提及两个评估供电电压vtt的电容要求所需的规格：jedec规范没有说明vtt跟随vddq需要多大的带宽，也没有规定vtt的最大负载瞬态值。

    实际上，该规范的目的是实现最大的抗噪性能。因此，尽管没有硬性规定vtt在任何时候都必须等于vddq的一半，但是所用的带宽越大，系统就越稳定。出于这个原因，有必要采用宽带开关转换器来生成vtt。

    对于vtt负载瞬态值，电流可以从 +3.11a下降到 -3.11a，从供应电流转向吸收电流。这种以40mv为门限的6.22a电流下降需要esr仅7m 的输出电容。然而，有两个设计考虑缓和了这一要求。第一是实际ddr存储器所吸收的电流并没有到达3.11a，测量结果表明典型电流在0.5