英特尔在10纳米上从领跑变成齐头并进甚至要落后一些，主要有三个方面的原因。

英特尔在10纳米节点没有遵照摩尔定律将晶体管密度提高2倍，而是2.7倍，这非常冒险。它们也曾经在多个公开场合宣称自己的晶体管密度比竞争对手在同一工艺节点下要出许多，虽然密度高了，但是英特尔并没有解决发热和能耗的问题，高密度发热严重，高频稳定性低。其次，英特尔没有像台积电一样选择采用EUV，而是继续使用ArF DUV，并结合双重曝光和四重曝光来提高晶体管密度。但是多重曝光如果产生细微的偏移，就会造成灾难性的后果，为此英特尔还使用了SAQP技术，但是DUV + SAQP一个明显的缺点是图形边缘没有EUV清晰。

还有其他专家提到的钴（Co）元素的引入，替代部分铜导线。使用钴这种新材料后会带来更多好处，包括可使电迁移性能提高1000倍，同时层间通孔电阻应该会减少一半，这必然会大大增加芯片的耐用性等。最早研究这个技术的应用材料就曾经说过钴这种材料是互联网15年来最大的变革，然而要把这种材料投入实用实在太耗时间了，成本上太过昂贵，而且也不是必须的。

作为半导体工艺的绝对领导者，英特尔在过去几十年来几乎都是首个尝试了几乎所有工艺的重要革新，例如HKMG材料，Gate-first还是Gate-Last，从平面晶体管转向三维FinFET工艺等。然而这一次英特尔在10nm上同时采用多种技术革新这种激进的策略，终于踢到了铁板。

事实上，在10纳米之前，英特尔在14纳米制程就已被卡了整整5年。从1999年的180纳米工艺开始，到2014年之前，英特尔一直保持着每两年更新一次工艺制程的Tick-Tock节奏。宣布原计划在2016年推出的10纳米制程的CPU推迟到2017年下半年。

新一代3D芯片技术——X-Cube，基于TSV硅穿孔技术，可以将不同芯片搭积木一样堆叠起来，目前已经可以用于7nm及5nm工艺。

关于3D芯片封装，半导体芯片技术的玩家应该不陌生了，现有的芯片都是2D平面堆叠的，随着芯片数量的增多，占用的面积越来越大，不利于提高集成度。

3D封装顾名思义，就是将芯片从平面堆叠变成了垂直堆叠，类似搭积木那样一层层叠加，减少了芯片面积，提高了集成度。

台积电、Intel之前都公布了3D封装技术，技术风向大同小异，具体的实现方法不同，Intel的3D封装叫做Foveros，已经在Lakefield芯片上应用，集成了10nm CPU、22nm IO核心。

三星自家的3D封装技术叫做X-Cube，基于TSV硅穿孔技术将不同芯片堆叠，已经可以将SRAM芯片堆叠到芯片上方，释放了占用空间，可以堆栈更多内存芯片。

TSV技术还可以大幅缩短芯片之间的信号距离，提高了数据传输速度，降低了功耗，并且客户还可以按需定制内存带宽及密度。

三星的X-Cube技术已经可以用于7nm及5nm工艺，三星将继续与全球无经验半导体公司合作，将该技术部署在新一代高性能芯片中。

在10纳米制程上一延再延，连续3年迟到后，英特尔7纳米再次遭遇滑铁卢，第一批7纳米处理器上市进程被宣告延后6个月，首批7纳米客户端处理器由原计划的2021年第四季度延迟到2022年底或2023年初出货。曾经走在半导体工艺最前面的巨人，撞上了墙，尽管此时摩尔定律还未到尽头。

Tick-Tock是英特尔提出的发展微处理器芯片设计制造业务的制定一种发展战略模式。每一次处理器微架构的更新和每一次芯片制程的更新，它们的时机都应该错开，使微处理器芯片设计制造业务更有效率地发展。“Tick-Tock”的名称源于时钟秒针行走时所发出的声响。该公司指，每一次“Tick”代表着一代微架构的处理器芯片制程的更新，意在处理器性能几近相同的情况下，缩小芯片面积、减小能耗和发热量；而每一次“Tock”代表着在上一次“Tick”的芯片制程的基础上，更新微处理器架构，提升性能。一般一次“Tick-Tock”的周期为两年，“Tick”占一年，“Tock”占一年，即一年更新制程，一年更新架构。

此策略常被许多电脑玩家戏称“挤牙膏策略”，因为每一代新处理器性能和前一代处理器性能的差距很短。2016年进入14纳米以后，英特尔将Tick-Tock放缓至三年一循环，即增加优化环节，进一步减缓实际更新的速度，使每一个循环变成制程、架构、优化（Tick-Tock-Optimization）

被视为全球半导体产业风向标的英特尔，成立以来一直坚持芯片设计与生产制造“双管齐下”的IDM模式，尤其是在工艺制程领域，行业领先者通常是看谁先达到了最先进的工艺节点。英特尔的工艺制程曾经一骑绝尘，台积电、三星等只能在在后面苦苦追赶，直到10纳米被台积电甚至三星后来居上。