测试面临的挑战

   (1)测试向量过于复杂A1101EUA-T

   由于高性能CPU规模庞大,其内部集成了几亿甚至几十亿个晶体管,并且具备多个核组、IP模块及时钟域,从而导致其测试向量转换的难度大大增加。

   (2)高速接口测试的复杂性

   由于CPU中集成了高速的DDR3、PCIE以及USB3.0等高速接口,对这些接口的测试不仅对ATE的测试通道速率提出了很高的要求,而且需要ATE具备很强的异步处理能力,若需要通过提升硬件能力满足测试需求,这将极大地增加测试成本。

   (3)测试负载板的复杂性

   由于被测CPU规模庞大(引脚达⒓0O多个),具备多个高速接口(速率为Gbps级),并且还有多个时钟域,这不仅增加了ATE坝刂试资源的分配(针对多时钟域),测试板的布局及外围电路选择的难度,更是对阻抗匹配、电磁干扰与信号反射等问题的解决提出了更高要求。

   (4)超高速、高精度信号测试不到、测试不准

   在对LVDs、DDR、PCIE等高速接口集成电路以及高速高精度AD/DA等测试时经常会面临信号完整性难保证、测试机台性能短板等困境,表现在被测信号的速率远远超过了ATE机台所能测试的范围、模拟信号易受噪声影响、信号传输路径衰减过大、高速信号无法被观

测、并行信号难以同时准确采集等,导致高速电路的皮秒级抖动、延迟参数等测试参数测不出、高精度电路INL\DNL\SN⒑THD\PN等参数测不准等问题。