(1)设计原理。数据选择器是组合逻辑部件。4选1数据选择器的输出信号Y的逻辑表达式为Y=(AlAOD3+AlAOD2+A1A。Dl+A1A。DO)stn(5.3.3) P6KE39C

   D是被处理的数据,A1AO为被处理数据的地址addres,丽为输出使能端,低电平有效。可用VHDL的赋值语句描述式(533),且可有多种描述方式。VHDL中的赋值语句分为并行赋值语句和顺序赋值语句两类,每一类又有多种语句,其中常用的赋值语旬及其分类见表5,3,6。下面通过范例介绍常用赋值语旬的用法。

   (2)设计范例。设计16选4数据选择器,其图元和工作波形如图5.3.59所示。其功能式与式(5.3.3)类似,此处用2位数的数组耐drcs[1.0]作为数据选通的地址信号。