从图2.4可见,在0.13um工艺节点之前,栅氧厚度一般降低到⒈一I艺节点的0.7倍左右。PT4238到90hm阶段,栅氧厚度的降低变得缓慢,这是为了避免栅极漏电流(gate leakage)的急剧增大。而从90nm技术节点到65nm技术节点,栅氧的厚度基本没有改变,也是出于同样的原囚。然后,在45nm技术节点,奇异的是,其电学栅氧厚度继续降低,同时栅极漏电流 也显著减小。这是为什么呢?

   提高电容的另外一个办法是提高介电层的介电常数,这样就可以提高栅介质材料的物理厚度,以限制栅极漏电流,同时其有效栅氧厚度(EOT)能够做到很薄,以对FET通道有足够的控制、维持或提高性能。在45nm之前,工业界通过将栅氧化层部分氮化,以提高栅极电容,并降低漏电流。氮化硅跟已有的工艺比较兼容,但是其虑值提高的幅度有限。而当尺寸需要进一步降低时候,就需要引人高乃栅介电材料。

高乃介电材料的物理厚度和其EOT之间的关系,THK是高乃材料的物理厚度,εHK是高虑材料的电容率,它与介电常数花呈正比关系。

   由于εHK远远大于ε泓、,在降低EOT的同时,高乃材料的物理厚度获得大幅度提升。英特尔公司的45nm技术已经采用该技术,并已经进人量产阶段。高虍材料的选择,需要综合考虑介电常数和漏电的要求。高乃介质在硅上必须具有热动力稳定性,它们必须具有最小的高虑/Sl界面态,并为NMOS和PMOS器件提供专门的功函数。为实现批量生产,还必须满足动态要求和刻蚀选择性标准。综上所述,以元素铪为基础的介电层材料成为首选。铪的系列材料包括:可以用于微处理器等高性能电路的铪氧化物(Hf02,花≈25);用于低功耗电路的铪硅酸盐/铪硅氧氮化合物(HsiC)/HsiON,虑≈15)[111。