a
特点
+5 V单电源
片/ 4 DQPSK调制器
根升余弦滤波器的Tx = 0.5
两个10位D / A转换器
4阶重建滤波器
差分模拟输出
片斜坡上/下电控制
片上Tx偏移校准
极低的功耗， 30毫瓦（典型值）
掉电模式< 5 A
片上电压参考
24引脚SSOP
应用
日本数字蜂窝电话
CMOS
JDC / 4 DQPSK基带发送端口
AD7010
概述
该AD7010是一款完整的低功耗， CMOS ，
π/4
DQPSK
调制器采用+5 V单电源供电。该部分被设计
以执行基带的I和Q发射转换
按照日本数字蜂窝波形
电话系统。
片上
π/4
差分正交相移键控
（ DQPSK ）数字调制器，其中包括募集根
余弦滤波器，产生响应于所述发射的I和Q数据
数据流。该AD7010还包含匝道控制包络
逻辑到斜坡若形状的I和Q输出的波形
或向下时的发射脉冲串的开头或结尾。
除了提供所有必要的逻辑来执行
π/4
DQPSK
调制，该器件还提供了重构滤波器来
平滑DAC输出，提供连续时间模拟
输出。在AD7010产生的差分模拟输出
I和Q信号。
因为它是一个必要条件的所有数字移动通信系统使用的最低
可能的动力，该设备具有掉电选项。该
AD7010是装在一个节省空间的24引脚SSOP （缩小
小外形封装） 。
功能框图
DGND
V
DD
V
AA
AGND
动力
Tx数据
π/4
DQPSK
调制器
10-BIT
I- DAC
重建
过滤器
ITX
ITX
校准电路
TX CLK
10-BIT
Q- DAC
重建
过滤器
QTX
QTX
准备
AD7010
箱子
2.46V
参考
布特
MCLK
绕行
MODE1
MODE2
版本B
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可靠的。但是，没有责任承担由Analog Devices其
使用，也不对第三方专利或其他权利的任何侵犯
这可能是由于它的使用。没有获发牌照以暗示或
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联系电话： 617 / 329-4700
传真： 617 / 326-8703
AD7010–SPECIFICATIONS
参数
数字模式发送
通道数
输出信号范围
差分输出范围
信号矢量幅度
2
误差矢量幅度
2
偏移向量幅度
2
JDC杂散功率
2, 3
@ 25 kHz的
@ 50千赫
@ 75千赫
@ 100千赫， 150千赫， 200千赫
引用&信道规范
参考V
REF
参考精度
I和Q增益匹配
关机选项
逻辑输入
V
INH
，输入高电压
V
INL
，输入低电压
I
INH
，输入电流
C
IN
，输入电容
逻辑输出
V
OH
，输出电压高
V
OL
，输出低电压
电源
V
DD
I
DD
发射部分活动
发射部分断电
4
1
(V
AA
= V
DD
= + 5V 10 ％ ;测试= AGND = DGND = 0 V ; F
MCLK
= 2.688兆赫;
功率= V
DD
。所有规格为T
民
给T
最大
除非另有说明）。
AD7010ARS
2
V
REF
±
V
REF
/4
±
V
REF
/2
0.875
±
7.5%
1
2.5
0.5
2.5
–30
–25
–60
–55
–70
–65
–70
–65
2.46
±
5
±
0.2
是的
V
DD
–0.9
0.9
10
10
V
DD
–0.4
0.4
4.5/5.5
8
6
35
5
单位
测试条件/评论
（ ITX - ITX ）和（ QTX - QTX ）
每个模拟输出
I通道= （ ITX - ITX ）
和Q通道= （ QTX - QTX ）
实测差异
伏
伏
伏最大
％ RMS （典型值）
％最大有效值
％ （典型值）
％最大
dB典型值
最大分贝
dB典型值
最大分贝
dB典型值
最大分贝
dB典型值
最大分贝
伏
%
最大分贝
测量@ 10 kHz的
功率= 0 V
V分钟
V最大
A
最大
pF的最大
V分钟
V最大
V MIN / V最大
最大mA
毫安（典型值）
A
最大
A
最大
功率= V
DD
MCLK活动
MCLK无效
|I
OUT
|
≤
40
A
|I
OUT
|
≤
1.6毫安
笔记
1
工作温度范围如下：A版本： -40 ° C至+ 85°C 。
2
参见术语。
3
测定在连续传输和突发传输的I和Q通道斜坡向上和向下在每个脉冲串的开始和结束。
4
测得的数字输入端的发送接口是静态的，等于0 V或V
DD
.
特定网络阳离子如有更改，恕不另行通知。
订购指南
模型
AD7010ARS
温度范围
-40 ° C至+ 85°C
包装说明
封装选项
收缩型小外形封装RS - 24
–2–
版本B
AD7010
绝对最大额定值*
(T
A
= + 25 ° C除非另有说明）
ITX / QTX
20pF
20k
V
DD
TX ，V
DD
接收到AGND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+7 V
AGND至DGND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3 V至+0.3 V
数字I / O电压至DGND 。 。 。 。 。 0.3 V到V
DD
到+ 0.3 V
模拟量I / O电压为AGND 。 。 。 。 。 。 。 0.3 V到V
DD
+ 0.3 V
工作温度范围
工业（A版） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -40 ° C至+ 85°C
存储温度范围。 。 。 。 。 。 。 。 。 。 。 。 -65∞C至+ 150∞C
结温。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 + 150°C
SSOP
θ
JA
热阻抗。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 + 122 ° C / W
焊接温度，焊接
气相（60秒） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 + 215℃
红外（ 15秒） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 + 220℃
*条件超过上述“绝对最大额定值”，可能会导致
永久损坏设备。这是一个额定值只和功能
该设备在这些或以上的任何其他条件，在上市运作
本规范的业务部门是不是暗示。暴露在绝对
最大额定值条件下工作会影响器件的可靠性。
AD7010
20k
40k
ITX / QTX
20pF
图1.模拟输出负载测试电路
Q
模块化输出
FTEST期间
I
表一。
模式1
0
0
1
模式2
0
1
X
手术
数字JDC模式
FTEST
工厂测试，保留
图2.调制国家在FTEST
小心
ESD （静电放电）敏感器件。静电荷高达4000 V容易
积聚在人体和测试设备，可排出而不被发现。
虽然AD7010具有专用ESD保护电路，可能永久的损坏
发生在受到高能静电放电设备。因此，适当的ESD
预防措施建议，以避免性能下降或功能丧失。
警告！
ESD敏感器件
主时钟时序
参数
t
1
t
2
t
3
300
100
100
(V
AA
= V
DD
= +5 V
另有说明）。
10％ ; AGND = DGND = O五，所有规格为T
民
给T
最大
除非
单位
ns（最小值）
ns（最小值）
ns（最小值）
描述
MCLK周期时间
MCLK高时间
MCLK低电平时间
在T限制
A
= -40°C到+ 85℃
t
1
t
2
MCLK
C
L
100pF
输出
针
1.6mA
I
OL
+2.1V
t
3
200A
I
OH
图3.主时钟（ MCLK ）计时
图4.负载电路的数字输出
版本B
–3–
AD7010
(V
发射部分时序
T
参数
t
4
t
5
t
6
t
7
t
8
t
9
t
10
t
11
t
12
t
13
t
14
t
15
t
16
t
17
t
18
t
19
10
t
1
– 10
4097t
1
+ 70
10
t
1
– 10
t
1
+ 70
3t
1
+ 70
64t
1
32t
1
32t
1
50
0
3t
1
124t
1
7.5t
9
30t
1
10
10
= V
DD
= + 5V 10 ％ ; AGND = DGND = 0 V，F
MCLK
= 2.688兆赫。所有规格
民
给T
最大
除非另有说明）。
AA
在T限制
A
= -40 ° C至+ 85°C
单位
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最大值）
ns（最大值）
ns
ns
ns
ns
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns
ns（最大值）
ns（最大值）
ns（最大值）
描述
电源的设置时间。
MCLK上升沿，功耗高后，到READY上升沿。
BIN设置时间。
MCLK就绪低传播延迟。
MCLK上升沿， BIN后高，先TXCLK上升沿。
TXCLK周期时间。
TXCLK高时间。
TXCLK低电平时间。
TXCLK下降沿到TXDATA设置时间。
TXCLK下降沿到TXDATA保持时间。
BIN低设置到最后发送的符号斜坡下降之后。
BIN低保持到最后发送的符号斜坡下降之后。
最后发送的符号后减速周期。
最后TXCLK下降沿到READY上升沿。
数字输出上升时间。
数字输出下降时间。
MCLK
动力
t
4
准备
t
7
t
5
箱子
t
6
t
8
t
9
t
11
t
12
t
13
X
k
TXCLK
t
10
Y
k
TXDATA
图5.发送定时在TX突发的开始
MCLK
动力
t
17
准备
箱子
t
14
t
15
TXCLK
t
16
TXDATA
X
N+4
Y
N+4
X
N+5
X
N+8
Y
N+8
图6.发送定时在TX突发的结束
–4–
版本B
AD7010
引脚功能说明
引脚SSOP
数
助记符
功能
正电源的模拟部分。
正电源的数字部分，两个电源应在外部连接在一起。
模拟地面传输部分。
用于发射部分数字地，两种理由，应在外部连接在一起。
电源
19
V
AA
5
V
DD
14, 18, 23
AGND
6
DGND
模拟信号与参考
13
绕行
参考脱钩输出。去耦电容应连接在此引脚之间
和AGND 。
16, 17
ITX ，
ITX
为I通道差分模拟输出，代表真实和互补输出
在我的波形。
21, 20
QTX ，
QTX
Q通道差分模拟输出，代表真实和互补输出
在Q波形。
发送接口和控制
7
MCLK
主时钟，数字输入。该引脚应通过一个2.688 MHz的CMOS兼容驱动
时钟源的数字模式。
3
TXCLK
这是一个数字输出，传输时钟。这可以在42千赫用于时钟中发送数据。
4
TXDATA
这是一个数字输入。该引脚用于时钟传输数据TXCLK的下降沿
在42 kHz的速率。
2
箱子
这是一个数字输入。该输入用于启动斜坡上（ BIN高）或向下（ BIN
低的I和Q波形） 。
24
布特
迸发出来，数字输出。这是BIN输入延迟的流水线延迟，数字和
模拟了AD7010的。这可以被用来接通和关断的同步中的射频放大器
灰与I和Q波形。
1
动力
发送休眠模式，数字输入。当此变为低电平时， AD7010进入休眠模式，
消耗最小的电流。当该引脚为高电平时， AD7010是带出了睡眠模式
并启动自校准程序，以消除ITX &之间的偏移
ITX
和偏移
QTX &之间
QTX 。
12
准备
发送就绪，数字输出。这个输出变为高电平，一旦自校准程序完成。
9, 11
MODE1,
模式控制，数字量输入。这些用于输入AD7010成三个不同的
MODE2
操作模式，见表Ⅰ。
8，10 ，15， 22的NC
没有连接。这些引脚是无连接和不应该被用作用于其它电路中的信号路由。
SSOP引脚配置
动力
箱子
TXCLK
TXDATA
V
DD
DGND
MCLK
NC
MODE1
NC
MODE2
准备
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
布特
AGND
NC
QTX
QTX
V
AA
AGND
ITX
ITX
NC
AGND
绕行
AD7010
顶视图
（不按比例）
19
18
17
16
15
14
13
版本B
–5–
