随着单一芯片储存器容量成长到GB卜:te.测试时间也随着增加:如暂时不考虑芯片操作频率的变化,TDA9345PS/N3/3当容量增加4倍,理论测试时间也增加为4倍;产能也就降为11。若号虑操作频率加快,则测试时间可能只增加2~3倍。但相对的测试设备也需要较高频率,较昂贵的机台。采取地址/数据压缩的可测性设计可以部分地解决容量增加带来的测试成本增加的问题。

   假设将储存器阵列看成镜像的两个小阵列组合,一个地址可以读写两个小数据阵列各相同地址的一笔数据,这样一来储存器需要测试的容童就变为原来的1∷2,这就是地址压缩。例如,一个8乘8的阵列,经由地址压缩设计,就成了两个8乘4的小阵列。原先8×8=61的

测试深度就压缩为8×4=32。

   此外,随着I艺线改良,芯片的操作频率已经达到GHz,如何活化低频率的旧测试设备一莨是节约测试成本需考虑的一个问题。在JS片加入可测性设计.减低测试操作频率,可以将部分测试项日,如基本功能测试、漏电测试、串扰测试、保持测试.用低频率的机台来测试。