硬件设计注意事项
每
V
CC
和
V
DD
销的MSC8113器件上应该有一个低阻抗路径，板上电源。类似地，每个
GND
销应该有一个低阻抗通路到地平面。电源引脚驱动逻辑上不同的组
芯片。该
V
CC
电源应当具有至少四个0.1μF的旁路电容器到地位于尽可能地向
封装的四个侧面。电容器引线及相关印刷电路走线连接到芯片
V
CC
,
V
DD
和
GND
应
保持每个电容的引线不到半英寸。四层板，建议采用两个内层为
V
CC
和
GND
面。
所有输出引脚上的MSC8113有快速的上升和下降时间。 PCB走线互连长度应尽量减少
尽量减少冲和由这些快速输出开关时间思考。该建议特别适用于
的地址和数据总线。推荐6英寸最大PCB走线的长度。对于在DSI的控制信号
同步模式，确保布局支持DSI AC时序要求，并最大限度地减少任何信号串扰。
电容的计算应考虑所有设备的负载，以及寄生电容，由于PCB走线。注意
正确的PCB布局和旁路系统中具有较高的电容负载变得尤为重要，因为这些负载创建
在较高的瞬态电流
V
CC
,
V
DD
和
GND
电路。拉起所有未使用的输入或信号，这将是复位期间输入。
特别应注意尽量减少对PLL电源引脚的噪音水平。有1对PLL电源引脚：
V
CCSYN
-
GND
SYN
。为了确保内部时钟的稳定性，过滤的电源
V
CCSYN
输入与电路相似的一个中
图33 。
为了获得最佳的噪声过滤，将电路尽量靠近，以
V
CCSYN
。 0.01 μF电容应该是最接近
to
V
CCSYN
，其次是10μF的电容器，10 nH的电感器，并最终在10 Ω的电阻，以
V
DD
。这些痕迹应该是
保持短而直。提供了极其低阻抗路径与接地平面为
GND
SYN
。绕行
GND
SYN
to
V
CCSYN
由一个0.01 μF电容位置应尽可能靠近芯片封装。为了达到最佳效果，把这个电容在背面
PCB板与位置确定， L11 ， L12 ， L13 ， M11就位于广场的MSC8113的人口减少无效一致，
M12 ，M13， N11 ， N12 ， N13和。
V
DD
10Ω
10nH
10 F
0.01 F
V
CCSYN
图33. V
CCSYN
绕行
3.3
连接指南
如果DSI不使用（ DDR [ DSIDIS ]设置） ，
HCS
和
HBCS
必须拉升和DSI信号的所有其余的可以
断开。
当DSI使用同步模式，
HTA
必须上拉。在异步模式下，
HTA
应该要么拉
向上或向下，取决于设计要求。
HDST
如果DSI在大端模式下，也可以断开连接，如果DSI是小端模式，
DCR [ DSRFA ]位被置位。
当DSI处于64位数据总线模式和DCR [ BEM ]被清除，拉起
HWBS[1–3]
/
HDBS[1–3]
/
HWBE[1–3]
/
HDBE[1–3]
和
HWBS[4–7]
/
HDBS[4–7]
/
HWBE[4–7]
/
HDBE[4–7]
/
PWE[4–7]
/
PSDDQM[4–7]
/
PBS[4–7]
.
当DSI是在32位数据总线模式和DCR [ BEM ]被清零，
HWBS[1–3]
/
HDBS[1–3]
/
HWBE[1–3]
/
HDBE[1–3]
必须上拉。
当DSI是在异步模式下，
HBRST
和
HCLKIN
要么被断开或拉起。
下列信号必须上拉：
HRESET
,
SRESET
,
ARTRY
,
TA
,
茶
,
PSDVAL
和
AACK
.
在单主机模式（ BCR [ EBM ] = 0 ）与内部仲裁（ PPC_ACR [ EARB ] = 0 ） ：
—
BG
,
DBG
和
TS
可以悬空。
—
EXT_BG[2–3]
,
EXT_DBG[2–3]
和
GBL
可以悬空当它们被多路复用到系统总线
功能。对于任何其他的功能，连接基于所述复用功能的信号线。
—
BR
必须上拉。
—
EXT_BR[2–3]
必须上拉，如果复用至系统总线的功能。
未使用的输出引脚可以被断开，并且未使用的输入引脚应连接到所述非活性值时，通过电阻向
V
DDH
or
GND
，但以下情况除外：
MSC8113三核数字信号处理器数据手册0
飞思卡尔半导体公司
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