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引脚状态在深度睡眠状态
图75
给出了PLL电源滤波电路。
10
Ω
V
DD
2.2 F
2.2 F
低ESL表面贴装电容器
AV
DD
GND
图75. MPC8535E PLL电源滤波电路
该AV
DD
_SRDS
n
信号提供电源的串行解串器PLL的模拟部分。为了确保内部时钟的稳定性，
提供给PLL的功率是使用类似于在以下所示的一个电路，滤波
图76 。
为了获得最大的
有效性，所述滤波电路为紧密放置尽可能到AV
DD
_SRDS
n
球，以确保它过滤掉尽可能多的噪音
成为可能。接地连接应接近该AV
DD
_SRDS
n
球。 0.003 μF电容器是最接近球，
其次是1 μF电容，最后是1欧姆的电阻在电路板电源平面。该电容器从连
AV
DD
_SRDS
n
到接地平面。采用陶瓷芯片电容器具有最高可能的自谐振频率。所有的痕迹
应尽可能短，宽而直。
1.0
Ω
AV
DD -
SRDS
2.2 F
1
2.2 F
1
0.003 F
SNV
DD
GND
1. 0805尺寸的电容建议为系统初始初启
图76.串行解串器PLL电源滤波电路
请注意以下几点：
= AV
DD
应的SV的一个滤波版本
DD
.
在SERDES接口的信号从十五喂
DD
电源层。
3.3
引脚状态在深度睡眠状态
在默认情况下，所有低功耗模式下，所有的输入和输出焊盘继续推动按正常的功能操作。输入保持
启用。
唯一的例外是，在深度休眠模式下， GCR [ DEEPSLEEP_Z ]可用于三态输出焊盘的一个子集，并禁用
输入焊盘中定义的接收器
表1中。
见
MPC8536E的PowerQUICC III集成处理器参考
手册
了解详细信息。
3.4
脱钩的建议
由于大的地址和数据总线，以及高的工作频率，该装置可产生瞬时电涌和高
在电源频率的噪音，尤其是在驱动较大的容性负载。这种噪声必须达到预防
在MPC8535E系统的其他组件，并且该装置本身需要电力的清洁，严格调节源。因此，
建议系统设计者的地方中的至少一个去耦电容器，在各V
DD
，电视
DD
， BV
DD
， OV
DD
， GV
DD
,
和LV
DD
销装置的。这些去耦电容应该从不同的V接收他们的权力
DD,
TV
DD
， BV
DD
， OV
DD
,
GV
DD
和LV
DD
和GND电源层的PCB ，使用短的低阻抗走线，以减少电感。电容器
必须采用尽可能多的标准逃逸图案的设备下直接放置。如果有的帽要放置
周围的部分，应具有短和大跟踪路由，以减少电感。
MPC8535E的PowerQUICC III集成处理器的硬件规格，第2版
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飞思卡尔半导体公司
