AD9522-1
启用PLL
NO
DLD == LOW
LOOP失锁。数码锁
DETECT信号变为低电平时，
回路处于LOCK所确定的
由相位差AT THE
输入PFD的。
是的
NO
模拟锁定检测引脚指示
LOCK以前实现。
（ 0x01D [3] = 1 ;使用LD引脚电压
与缓缴。
0x01D [3 ] = 0;忽略LD引脚电压，
TREAT LD引脚总是很高。 ）
是
LD PIN == HIGH
WHEN DLD WENT
低
是的
高阻抗
电荷泵
电荷泵MADE
高阻抗。
PLL计数器CONTINUE
运行正常。
NO
电荷泵仍居高不下
阻抗直到参考
的回报。
参考
EDGE AT PFD ？
是的
发布
电荷泵
高阻抗
是的
负责泵出的
高阻抗。 PLL能够
NOW安置。
NO
DLD == HIGH
自动/内部保持模式图47.流程图
保持功能检测LD引脚的逻辑电平
状态进入保持模式。在LD上的信号可以是来自
DLD ， ALD ，或电流源LD （ CSDLD ）模式。这是可能
禁用的LD比较器（ 0x01D [3]） ，这将导致相应固定
在功能总是感觉到LD高。如果DLD被使用时，它是
可能的DLD信号喋喋不休，而PLL被重新获取
锁定。保持功能可重新触发，从而防止
在保持模式的终结。使用电流源的
锁定检测模式建议，以避免这种情况（见
电流源数字锁定检测（ CSDLD ）部分） 。
当在保持模式下，电荷泵保持在一个高
阻抗状态，只要没有参考时钟存在。
作为在外部保持模式中，B计数器（在N分频器）
与电荷泵离开高同步复位
在参考路径PFD事件阻抗状态。这有助于
对齐边缘出的R和N分频器的速度沉降
PLL和沉淀过程中降低频率误差。因为
预分频器未复位，此功能效果最佳，当B和
R值接近，因为这将导致更小的相
差的循环就可以搞定。
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WAIT FOR DLD变高。这需要
5到255个周期（编程的DLD
延迟计数器）与基准和
反馈CLOCKS INSIDE THE LOCK窗口
PFD上。这确保了缓缴
函数等待PLL稳定下来，锁
之前给保持功能可以
重新触发。
