AD9522-0
PLL
PLL
PLL
LF
LF
LF
CLK
CLK
除以1 ，
2，3， 4，5，或6
CLK
CLK
除以1 ，
2，3， 4，5，或6
CLK
CLK
除以1 ，
2，3， 4，5，或6
1
0
时钟
distri-
bution
1
0
时钟
distri-
bution
1
0
时钟
distri-
bution
分配
时钟
分配
时钟
分配
时钟
模式0（内部VCO模式）
模式1（时钟分配模式）
模式2（ HF时钟分配模式）
三时钟分配操作模式图50.简化框图
时钟分配
时钟通道由三组LVDS时钟输出，六
CMOS时钟输出，都有一个共同的分频器。时钟
输出由连接到输出引脚的驱动。
时钟输出具有引脚LVDS或CMOS 。
该AD9522有四个时钟通道。每个通道都有自己的
可编程分频器，采用的时钟频率
到它的输入。通道分频器可以由任何整数除以
从1到32 。
在AD9522拥有一个VCO分频器， VCO输出
由1 ，2，3 ，4，5 ，或6 ，才去的单独信道的分隔。
VCO分频器有两个目的。首先是要限制本
通道分频器1.6 GHz的最大输入频率。
另一种是让AD9522以产生更低
频率比将有可能只用一个简单的后除法器。
连接到CLK输入外部时钟信号也可以使用
VCO分频器。
通道分频器允许选择不同的占空比，
根据当前设置的分裂。也就是说，对于任何特定
师， D中，除法器的输出可被设置为高为N + 1个
输入时钟周期和低对于M + 1个输入时钟周期（其中
D = N + M + 2）。例如，除以5可以是高一
分频器输入的周期和低4个时钟周期，或除以5罐
高为3分频输入的周期和低两个周期。
其它组合也是可能的。
通道分频器包括一个占空比校正功能
这可以被禁用。在对比的是可选择的占空比
刚刚描述的，该功能可以纠正的非50％占空比
造成一个奇怪的分裂。然而，这需要
划分为M = N + 1来设置。
此外，该信道分配器允许一个粗调相位偏移或
延迟被设置。根据所选的分工，输出
可以由多达15个输入时钟周期的延迟。例如，如果
处的频率信道分频器的输入为1千兆赫，则
通道分频器的输出可以高达15纳秒延迟。该
除法器输出还可以设置为高电平启动或以低电平启动。
操作模式
有三个时钟分配操作模式，并且这些
示于图50.这些模式中的使用内部
压控振荡器，而其它两种模式绕过内部VCO
并使用设置在CLK / CLK引脚上的信号。
在模式0 （内部VCO模式）中，有两个信号路径
可用。在第一路径中，VCO信号被发送到VCO
分频器，然后向单信道的分隔。在
第二条路径中，用户绕过VCO和通道分频器
并直接发送VCO信号来驱动。
当CLK被选定为源，就没有必要使用
VCO分频器，如果CLK频率小于最大
通道分频器输入频率（ 1600兆赫） ;否则，该
VCO分频器必须被用来减少频率要
通道分频器。
表31示出了如何将VCO ，CLK和VCO分频器被选中。
0x1E1 [1： 0]选择的信道分频器源和判定出
VCO分频器是否被使用。这是不可能的，选择
压控振荡器不使用VCO分频器。
表31.操作模式
模式
2
1
0
0x1E1
[1]
[0]
0
0
0
1
1
0
1
1
通道分频器源
CLK
CLK
VCO
不允许
VCO分频器
二手
未使用
二手
不允许
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