ADC081500
输入满量程电压调整
地址： 3H （ 0011B ）
W表示只（ 0x807F ）
D15
（MSB）
D7
（ LSB ）
位15 ： 7
D14
D13
D12
D11
D10
D9
D8
调整值
D6
1
D5
1
D4
1
D3
1
D2
1
D1
1
D0
1
输入满量程电压调整数值。该
输入满量程电压的ADC或增益
线性和单调地调整与9位
数据值。调整范围为± 20％
标称700毫伏
P-P
差分值。
0000 0000 0
1000 0000 0
默认值
1111 1111 1
560mV
P-P
700mV
P-P
840mV
P-P
位6 ： 0
为了获得最佳性能，建议
在此字段中的值被限制在范围
0110 0B 0000 1110 0000 0B 。即限制
调整量为± 15％。其余
± 5 ％的余量允许ADC本身的全
规模的变化。增益调整不
要求ADC的重新校准。
POR状态： 1000 0000 0B （不调整）
必须设置为1b
在一个系统中的ADC具有其DCLK （和数据）输出
同时相对于所述共享CLK的过渡
输入所有的ADC使用的采样。
该DCLK_RST信号必须遵守的一些时序要求一
这示于ments
图6 ，图7中
和
图8
的
时序图。该DCLK_RST脉冲必须是一个微型的
妈妈宽度和边缘的无效必须遵守的设置和
保持时间相对于CLK输入的上升沿。这些
时序规范被列为吨
RH
, t
RS
和叔
乡郊小工程
在
转换器的电气特性。
该DCLK_RST信号可以被断言异步于
输入时钟。如果DCLK_RST是断言，在DCLK输出保持
在指定的状态。在DCLK期间举行的国家
复位周期是通过操作模式（SDR /确定
DDR ）和输出边沿配置引脚的设置或
位。 （参考
图6 ，图7中
和
图8
在DCLK
复位状态下） 。因此，根据当
DCLK_RST信号时，有可能是一个窄脉冲
在此复位事件在DCLK线。当
DCLK_RST信号被解除断言同步于
CLK的上升沿，在下一个CLK的下降沿同步
DCLK的输出与系统中的其他ADC081500s的。
在DCLK输出恒定的延迟（ rel-后再次启用
ative到输入时钟频率） ，它等于在CLK
输入DCLK输出延迟（T
SD
） 。该设备始终表现
在正常操作中这个延迟特性。
该DCLK_RST引脚不应被拉高，而
校准过程中运行（而CalRun为高） 。干
这样可能导致在所述数字电路的数字毛刺，导致
在腐败的校准和无效。
1.4.1注意关于扩展模式偏移校正
当使用的输入失调调整寄存器，执行下面的指令
形成应予注意。
对于0000和0000 -0000 0000偏移值，实际
偏移是不一样的。通过改变在此仅在符号位
情况下，在约1 / 10的数字输出码的偏移量的步骤
的LSB是经验丰富。这被更清楚地显示在
下图。
2.0应用信息
表52.1
参考电压
为ADC081500的参考电压从一个衍生
1.254V带隙基准它是由可在销31 ，
V
BG
对于用户的便利性。此输出具有输出电流
± 100的能力
μA
而且，如果要更多的电流进行缓冲
比这是必需的。
内部带隙衍生的基准电压有公称
V的最终价值
IN
如通过将FSR引脚决定和描述
第1.1.4 。
没有为使用外部基准电压没有规定电压
年龄，但满量程输入电压可以通过调整
在扩展控制模式下的配置寄存器，如
在1.2节介绍。
差动输入信号到所选择的满量程电平将
被数字化，以8位。信号偏移超出满量程
区间将在输出被截断。这些大信号excur-
sions也将激活或输出的时间，即
信号超出范围。参见第2.2.2节。
在V的一个额外功能
BG
销的是，它可用于提高
的LVDS输出的共模电压电平。该
输出失调电压（V
OS
）通常是800毫伏V时
BG
引脚被用作输出或者悬空。为了提高
LVDS失调电压1200毫伏V典型值
BG
针
可以直接连接到供电轨。
2.2模拟输入
模拟输入为差分1到的信号
源可以交流耦合或直流再加。在正常
模式下，满量程输入范围使用FSR引脚选择
如转换器电气特性规定。在
扩展控制模式下，满量程输入范围选择
通过编程的满量程电压调整寄存器
20153130
图10.扩展模式偏移行为
1.5多ADC同步
该ADC081500具有精确重置其SAM-的能力
为确定耦时钟输入DCLK输出关系
由用户提供的DCLK_RST脉冲。这允许多个
25
www.national.com
