ADC081500
表1.特性和模式
特征
正常控制模式
扩展控制模式
SDR和DDR时钟
与无损检测在配置中选择
DDR时钟选择与4脚
寄存器（1小时;比特10）。当该装置是
浮动。当选择管脚SDR时钟
在DDR模式，地址1h后，比特8必须
4不浮。
设置为0B 。
不可选（ 0阶段只）
与DCP在配置中选择
寄存器（1小时;比特11）。
DDR时钟相位
SDR数据转变为上升沿
SDR的数据转换与上升或下降
用OE在配置中选择
DCLK +时， 4脚为高电平，并在下降
DCLK边缘
寄存器（1小时;位8）。
沿时低。
普通差分数据和DCLK
选择的幅度时， 3脚为高电平
和选择减少的幅度时，
低。
与OV在选定
配置寄存器（1小时;位-9）。
LVDS输出电平
上电延时校准
选择短暂的延迟，当销127为低
短暂的延迟而已。
并选择更长的延迟时高。
正常输入满量程范围选择
当销14是高和降低的范围
当低。选择的范围适用于
通道。
不可能
高达512步调整过
额定范围指定在?? 1.4 。
使用输入满量程选定
调整寄存器（ 3H;位， 7至15 ） 。
512步调整使用的输入
偏移寄存器（ 2H;位， 7至15）
在?? 1.4规定。
SDATA ：
每个寄存器的访问需要特定的32位巳
燕鸥在此输入。该模式由一个头的，注册
地址寄存器值。将数据移入MSB在前。
建立和保持时间相对于SCLK必须转播
服。请参见时序图。
每个寄存器访问由32位组成，如图
科幻gure
5
的时序图。固定头图案是0000
0000 0001 （ 11零后一1） 。加载SE-
quence是这样的，一个"0"先加载。这12位形成
的报头。接下来的4位是寄存器的地址是
是要被写入到与最后的16位中的数据写入到
寻址寄存器。各寄存器的地址
TER值示于
表3中。
请参考寄存器说明（第1.4节）的信息
上的数据被写入到该寄存器中。
后续的寄存器访问也可以进行立即释放
LY ，从第33个SCLK 。这意味着，在SCS输入
不必被解除断言之间再次断言
注册地址。这是可能的，但不推荐
保持SCS输入永久有效（逻辑低）
使用扩展器时。
重要注意事项：
串行接口不应使用
校准ADC时。这样做将损害perfor-
该装置的曼斯直到它被重新标定正确。亲
编程串行寄存器也会降低动态
该ADC的的寄存器访问期间表现
时间。
满量程范围
输入失调调整
扩展控制模式的默认状态设置在
上电复位（内部由该装置执行的），并且是
所示
表2中。
表2.扩展控制模式操作（引脚14
浮动）
特征
SDR和DDR时钟
DDR时钟相位
LVDS输出幅度
延迟校准
满量程范围
输入失调调整
扩展控制模式
默认状态
DDR时钟
与DCLK数据的变化
边缘（ 0相）
正常幅度
（ 710毫伏
P-P
)
短延时
700 mV的名义
不调整
1.3串行接口
重要注意事项：
在使用串行最初写
接口，所有3个用户寄存器必须写入所需或
的默认值。一旦所有的寄存器已被写入一次，
其他所需的设置可以被加载。
3引脚串行接口时，才会启用时，该设备是
在扩展控制模式。此接口的引脚
串行时钟（ SCLK ） ，串行数据（ SDATA ）和串行接口
面对芯片选择（ SCS ）三只写寄存器存取权限
sible通过该串行接口。
SCS ：
这个信号被拉低，同时访问
寄存器通过串行接口。建立和保持时间与
对于SCLK必须遵守。
SCLK ：
串行数据输入端接受的上升沿
这个信号。没有最低频率要求
SCLK 。
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