电气特性
2.5.4
DDR DRAM时序控制器
本节提供了交流电气特性的DDR DRAM接口。
2.5.4.1
DDR DRAM输入AC时序规范
表17. DDR DRAM的输入AC时序
表17
提供输入AC时序规格为DDR DRAM接口。
号
—
—
201
202
注意事项：
AC输入低电压
交流输入高电压
参数
符号
V
IL
V
IH
—
—
民
—
V
REF
+ 0.31
—
—
最大
V
REF
– 0.31
V
DDM
+ 0.3
900
900
单位
V
V
ps
ps
DN最大输入偏移设置相对DQSn输入
DN最大输入偏移持有相对DQSn输入
1.
2.
3.
数据选通（ DQSn ）和任何数据对应位之间最大可能的偏差（ D [ 8N + { 0 ... 7 } ]如果0
≤
n
≤
7).
SEE
表18
对于T
CK
值。
的dn应该被驱动的同时作为DQSn 。这是必要的，因为DQSn围绕在DQN数据任期
内部完成。
DQSn
202
202
Dn
D0
D1
201
注意：
DQS居中是在内部完成。
201
图5. DDR DRAM输入时序图
2.5.4.2
DDR DRAM输出AC时序规范
表18
和
表19
列出输出AC时序规范和测量条件的DDR DRAM
界面。
表18. DDR DRAM输出AC时序
号
200
参数
CK周期时间， （ CK / CK路口）
1
100兆赫（ DDR200 ）
150兆赫（ DDR300 ）
AN / RAS / CAS / WE / CKE输出设置相对于CK
相对于CK的/ RAS / CAS / WE / CKE输出保持
CSn为输出设置相对于CK
CSn为相对于CK输出保持
CK到DQSn
2
符号
t
CK
民
最大
单位
10
6.67
t
DDKHAS
t
DDKHAX
t
DDKHCS
t
DDKHCX
t
DDKHMH
0.5
×
t
CK
– 1000
0.5
×
t
CK
– 1000
0.5
×
t
CK
– 1000
0.5
×
t
CK
– 1000
–600
—
—
—
—
—
—
600
ns
ns
ps
ps
ps
ps
ps
204
205
206
207
208
MSC7118低成本的16位DSP与DDR控制器数据手册，第7
26
飞思卡尔半导体公司
