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QL82SD器件数据手册版本C
LVDS SERDES通道时钟配置
有内芯2的SERDES通道时钟。
图44
示的表示
的信道时钟。每个信道时钟是相同的。
ClkA_oe
ClkA_en
ClkA_pre_emp
ClkA_mode [1 ：0]的
ClkA_txclk
ClkA_rxclk
SERDES
CLKA
pad_ClkA_p
pad_ClkA_n
图44 ： SERDES CLK一
每两个信道的SERDES时钟可以独立地进行配置。它们可以是
配置为用作发射或接收时钟最高可达8 SERDES的数据信道（用于串行
其中，时钟被提供作为单独的LVDS线对的链接）。可选地，所述信道
时钟可以被配置为简单的双向IO引脚，其中，所述内部信号
CMOS ，但外部引脚为LVDS 。在这种情况下，在I / O将简单地作为一个水平
转换器。
由于信道时钟可以用作发射或接收时钟（或作为输入或输出信号
在数据模式），则信道时钟的方向必须与ClkX_oe销地选择。如果
该引脚为高，则该信道时钟发送的时钟（或者作为一个输出信号
在数据模式） 。如果该引脚为低电平，则信道时钟接收时钟（或充当
在数据模式输入信号） 。
当通道时钟被用来作为发送或接收时钟为一个或多个
数据信道，则四种模式是可用的，使用CLKx_MODE [1：0 ]输入。
表30
示出了这些模式。
表30： ClkX_mode [1 ：0]的
ClkX_mode [1 ：0]的
00
01
10
11
模式
1： 1模式（无PLL）的
4 ： 1模式
7 ： 1模式
8 ： 1模式
当一个信道时钟配置有ClkX_MODE [1：0 ]等于01 ，10，或11 ，则任何
的数据信道可以被配置为使用该信道的时钟作为它的时钟，通过设置
数据信道的ChX_MODE输入指向正确的信道时钟。见
部分，
第31页的“ LVDS SERDES数据通道配置， ”
了解更多信息。
当通道时钟配置有ClkX_MODE [1：0 ]等于00 ，所述信道时钟
成为一个简单的LVDS至CMOS电平转换器。
当ClkX_oe为高时，信道时钟将被配置为输出，其中，所述数据
在ClkX_txclk引脚供电转换为LVDS和散发出来的pad_ClkX_p和
pad_ClkX_n外部LDVS信号是异步的。
当ClkX_oe低时，信道时钟被配置为LVDS输入，其中，所述的LVDS
上pad_ClkX_p和pad_ClkX_n信号转换为CMOS电平，并进入装置
在ClkX_rxclk引脚。
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