QL82SD器件数据手册版本C
RAM单元中读取时序
表28 ： RAM单元同步和异步读时序
符号
参数
传播
延迟（ns ）
RAM节同步读时序
t
SRA
t
HRA
t
SRE
t
HRE
t
RCRD
RA的建立时间，以RCLK ：所需的时间量的读出地址
必须在读时钟的有效边沿之前是稳定
RA的保持时间来RCLK ：所需的时间量的读出地址
必须在读时钟的有效边沿之后是稳定的
RE设置时间到WCLK ：所需的时间量的读使能
必须在读时钟的有效边沿之前是稳定
RE保持时间WCLK ：时间的读使能的量
必须在读时钟的有效边沿之后是稳定的
RCLK到RD ：时间主动读时钟之间的量
边缘并且当数据可用时的RD时
0.686
0
0.243
0
4.38
RAM单元异步读时序
r
PDRD
RA至RD：量的时间时，读出地址之间
输入并且当数据是输出
2.06
RCLK
RA
TSRA
THRA
RE
tSRE
THRE
RD
旧数据
新资料
TRCRD
RPDRD
图42 ： RAM单元同步和异步读时序
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