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DDR和DDR2 SDRAM
表20. DDR和DDR2 SDRAM输出AC时序规范修订版1.0硅（续）
参数
MDQS尾声结束
符号
1
t
DDKHME
民
–0.6
最大
0.6
单位
ns
笔记
6
注意事项：
1.用于定时规范的符号跟着T的模式
（功能块的头两个字母）（信号）（状态）（参照）（状态）的
为
输入和T
（功能块的头两个字母）（参考）（状态）（信号）（状态）的
用于输出。输出保持时间可以理解为DDR时序
（ DD），从参考时钟（ KH或KL） ，直到输出去无效（AX或DX ）的上升沿或下降沿。例如，
t
DDKHAS
象征的DDR定时（DD ），用于在时间t
MCK
存储器时钟基准（K）的推移从高（H）状态，直到
输出（ A）的设置（ S）或输出有效时间。此外，T
DDKLDX
象征的DDR定时（DD ），用于在时间t
MCK
内存时钟
参考（K）变低（L ），直到数据输出端（D）是无效的（X）或数据输出的保持时间。
2.所有MCK / MCK的参考测量值被从两个信号的交叉制成± 0.1V。
3. ADDR / CMD包括除MCK / MCK ， MCS ，以及MDQ // MDM / MDQS所有DDR SDRAM输出信号。
4.注意吨
DDKHMH
以下附注1所述，例如，T符号约定
DDKHMH
介绍了DDR时序（ DD ）
从MCK [N ]时钟（ KH ） ，直到MDQS信号的上升沿有效（ MH ） 。吨
DDKHMH
可以通过控制进行修改
在TIMING_CFG_2寄存器中的DQSS改写位。这通常被设置为相同的延迟为，在所述时钟调整
CLK_CNTL寄存器。表中所列的定时参数假定这两个参数被设置为相同的
调节值。见
MPC8313E的PowerQUICC II Pro整合型处理器系列参考手册，
一
描述和利用这些位的启用时间修改的理解。
5.一个数据选通（ MDQS ）和数据的任何对应的位（ MDQ ） ， ECC之间法测定的最大可能歪斜
（ MECC ） ，或数据屏蔽（MDM） 。数据选通信应的数据眼的内部，在微处理器的管脚为中心。
6.所有的输出都参考MCK [n]的在微处理器的管脚的上升沿。需要注意的是吨
DDKHMP
跟随
符号约定附注1所述。
表21. DDR和DDR2 SDRAM输出AC时序规格硅2.X版本或更高版本
参数
MCK [n]的周期时间， MCK [N ] / MCK [n]的交叉
ADDR / CMD输出设置相对于MCK
333兆赫
266兆赫
ADDR / CMD相对于MCK输出保持
333兆赫
266兆赫
MCS [n]的输出设置相对于MCK
333兆赫
266兆赫
相对于MCK MCS [N ]输出保持
333兆赫
266兆赫
MCK为MDQS倾斜
MDQ // MDM输出设置相对于
MDQS
333兆赫
266兆赫
MDQ //相对于MDQS MDM输出保持
333兆赫
266兆赫
符号
1
t
MCK
t
DDKHAS
民
6
2.1
2.5
2.0
2.7
2.1
3.15
t
DDKHCX
2.0
2.7
–0.6
最大
10
—
—
ns
—
—
ns
—
—
ns
—
—
0.6
ns
ps
800
900
—
—
ps
750
1000
—
—
5
4
5
3
3
3
单位
ns
ns
笔记
2
3
t
DDKHAX
t
DDKHCS
t
DDKHMH
t
DDKHDS ，
t
DDKLDS
t
DDKHDX ，
t
DDKLDX
MPC8313E的PowerQUICC
II Pro处理器硬件规格，版本2.1
18
飞思卡尔半导体公司
