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DDR和DDR2 SDRAM
图4
说明显示的T DDR输入时序图
DISKEW
时序参数。
MCK [N ]
MCK [N ]
t
MCK
MDQS [N ]
MDQ [ X]
t
DISKEW
D0
D1
t
DISKEW
图4. DDR输入时序图
6.2.2
DDR和DDR2 SDRAM输出AC时序规范
表20. DDR和DDR2 SDRAM输出AC时序规范修订版1.0硅
参数
符号
1
t
MCK
t
DDKHAS
民
6
2.1
2.5
2.4
3.15
t
DDKHCS
2.4
3.15
2.4
3.15
–0.6
最大
10
—
—
ns
—
—
ns
—
—
ns
—
—
0.6
ns
ps
800
900
t
DDKHDX ，
t
DDKLDX
900
1100
t
DDKHMP
–0.5
×
t
MCK
– 0.6
—
—
–0.5
×
t
MCK
+ 0.6
ns
6
—
—
ps
5
4
5
3
3
3
单位
ns
ns
笔记
2
3
MCK [n]的周期时间， MCK [N ] / MCK [n]的交叉
ADDR / CMD输出设置相对于MCK
333兆赫
266兆赫
ADDR / CMD相对于MCK输出保持
333兆赫
266兆赫
MCS [n]的输出设置相对于MCK
333兆赫
266兆赫
相对于MCK MCS [N ]输出保持
333兆赫
266兆赫
MCK为MDQS倾斜
MDQ // MDM输出设置相对于
MDQS
333兆赫
266兆赫
MDQ //相对于MDQS MDM输出保持
333兆赫
266兆赫
MDQS序言开始
t
DDKHAX
t
DDKHCX
t
DDKHMH
t
DDKHDS ，
t
DDKLDS
MPC8313E的PowerQUICC
II Pro处理器硬件规格，版本2.1
飞思卡尔半导体公司
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