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电气特性
5.8
SDRAM AC时序特性
下面的时序数必须遵循正确地被锁定或驱动器的数据到SDRAM内存总线。所有时间
号码是相对于4的DQS字节通道。
表13. SDRAM时序规范
NUM
特征
操作的频率
DD1
DD2
DD3
DD4
DD5
DD6
DD7
DD8
DD9
时钟周期
脉冲宽度高
脉冲宽度低
地址SD_CKE ， SD_CAS ， SD_RAS ， SD_WE ，
SD_CS [1： 0] - 输出有效
地址SD_CKE ， SD_CAS ， SD_RAS ， SD_WE ，
SD_CS [1： 0] - 输出保持
写命令到第一个DQS闭锁过渡
数据和数据模板输出设置（ DQ - >DQS ）
相对于DQS （ DDR写模式）
数据和数据模板输出保持（ DQS - >DQ ）
相对于DQS （ DDR写模式）
输入数据偏移相对于DQS （输入设置）
t
SDCK
t
SDCKH
t
SDCKL
t
巨细胞病毒
t
CMH
t
DQSS
t
QS
t
QH
t
IS
t
IH
符号
民
60
7.5
0.45
0.45
—
2.0
（ 1.0 x深
SDCK
)
- 0.6ns
1.0
1.0
—
（ 0.25×吨
SDCK
)
+ 0.5ns的
最大
133.33
16.67
0.55
0.55
（ 0.5 x深
SDCK
)
+ 1.0ns
—
（ 1.0 x深
SDCK
)
+ 0.6ns
—
—
1.0
—
单位
兆赫
ns
t
SDCK
t
SDCK
ns
ns
ns
ns
ns
ns
ns
4
5
6
2
笔记
1
3
3
7
8
DD10输入数据保持相对于DQS 。
1
2
3
4
5
6
7
8
SDRAM接口工作在相同的频率的内部系统总线。
脉冲宽度高度以及脉冲宽度低不能超过最小和最大时钟周期。
命令输出有效的应该是1/2的内存总线时钟（T
SDCK
）加上一些小的调整过程中，温度和
电压的变化。
本说明书涉及的DDR存储器所需的输入设置时间。微处理器的输出设置要大一些
比的DDR存储器的输入设置。如果它不是较大，则在存储器中的输入的设置是在违反。
SD_D [31:24]是相对于SD_DQS [3]; SD_D [23:16]是相对于SD_DQS [2]
第一个数据拍前一直有效DQS的第一个上升沿和DQS写序言之后。其余的数据节拍是有效的
其后每DQS边缘。
本说明书中涉及的DDR存储器所需的保持时间。
SD_D [31:24]是相对于SD_DQS [3]; SD_D [23:16]是相对于SD_DQS [2]
数据输入歪斜从每个DQS时钟边沿而得。它开始于一个DQS变化和结束时的最后一个数据线变为
有效的。该输入偏移必须包括DDR内存输出偏斜和系统级板歪斜（由于路由或其他因素） 。
数据输入保持从每个DQS时钟边沿而得。它开始于一个DQS变化时结束的第一数据线变为
无效的。
MCF5445x的ColdFire
微处理器数据手册，第3
飞思卡尔半导体公司
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