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电气特性
表9.输入时钟时序要求（续）
项
1 / C1频率
C2
C3
C4
上升时间（ Vdd的20％至80％的vdd的）
下降时间（80％的Vdd到Vdd的20％）的
占空比（电压Vdd的50％）
规范
民
25
-
-
40
最大
66.66
2
2
60
单位
兆赫
ns
ns
%
C1
输入时钟（ CLKIN ）
C4
C4
C3
C2
图7.输入时钟时序图
表10. PLL电气特性
NUM
1
特征
PLL的参考频率范围
晶体参考
外部参考
核心/系统频率
核心/系统时钟周期
19
3
4
VCO频率（f
VCO
= f
REF
×
PFDR ）
晶振起振时间
2, 3
EXTAL输入高电压
晶振模式
4
所有其他模式（外部，跛行）
EXTAL输入低电压
晶振模式
4
所有其他模式（外部，跛行）
EXTAL输入上升&下降时间（ 20 ％至80 ％E
VDD
)
（外部，跛行）
PLL锁定时间
3, 5
参考占空比
3
（外部，跛行）
XTAL电流
上XTAL总芯片上的寄生电容
在EXTAL总片上的杂散电容
t
LPLL
t
dc
I
XTAL
C
S_XTAL
C
S_EXTAL
符号
分钟。
价值
16
16
512赫兹
1
—
300
—
V
XTAL
+ 0.4
E
VDD
/2 + 0.4
—
—
1
—
40
1
—
—
马克斯。
价值
40
66.66
266.67兆赫
1/f
SYS
540
10
—
—
V
XTAL
- 0.4
E
VDD
/2 - 0.4
2
50000
60
3
1.5
1.5
单位
f
ref_crystal
f
REF_EXT
f
SYS
t
SYS
f
VCO
t
CST
V
IHEXT
V
IHEXT
V
ILEXT
V
ILEXT
兆赫
兆赫
—
ns
兆赫
ms
V
V
V
V
ns
CLKIN
%
mA
pF
pF
2
5
6
7
8
9
10
11
MCF5445x的ColdFire
微处理器数据手册，第3
飞思卡尔半导体公司
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