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电气特性
U1
USB_CLKIN
U2
U3
ULPI_DIR / ULPI_NXT
（控制输入）
U2
U3
ULPI_DATA [7 ：0]的
（数据输入）
U4
U5
ULPI_STP
（控制输出）
U4
U5
ULPI_DATA [7 ：0]的
（数据输出）
图15. ULPI时序图
5.11
SSI时序规范
本节提供主机（驱动时钟）和从模式（时钟输入） AC时序为SSI 。所有的时序给出
对于非反相串行时钟极性（ SSI_TCR [ TSCKP ] = 0 ， SSI_RCR [ RSCKP ] = 0）和一个非反相的帧同步
（ SSI_TCR [ TFSI ] = 0 ， SSI_RCR [ RFSI ] = 0） 。如果时钟和/或帧同步信号的极性被反转时，所有的定时
留由反相时钟信号（ SSI_BCLK ）和/或在下面的图中所示的帧同步（ SSI_FS ）有效。
表16. SSI时序 - 主模式
1
NUM
S1
S2
S3
S4
S5
S6
S7
S8
S9
S10
1
2
3
描述
SSI_MCLK周期时间
SSI_MCLK脉冲宽度高/低
SSI_BCLK周期时间
SSI_BCLK脉冲宽度
SSI_BCLK到SSI_FS输出有效
SSI_BCLK到SSI_FS输出无效
SSI_BCLK到SSI_TXD有效
SSI_BCLK到SSI_TXD无效/高阻抗
SSI_BCLK前SSI_RXD / SSI_FS输入设置
SSI_BCLK后SSI_RXD / SSI_FS输入保持
符号
t
MCLK
民
2
×
t
SYS
45%
8
×
t
SYS
45%
—
0
—
-2
10
0
最大
—
55%
—
55%
15
—
15
—
—
—
单位
ns
t
MCLK
ns
t
BCLK
ns
ns
ns
ns
ns
ns
笔记
2
t
BCLK
3
与25PF的电容性负载中指定的所有时序。
SSI_MCLK可以从SSI_CLKIN或内部系统时钟分频（F生成
SYS
).
SSI_BCLK可以从SSI_CLKIN或内部系统时钟分频（F导出
SYS
).
MCF5445x的ColdFire
微处理器数据手册，第3
30
飞思卡尔半导体公司
