CY7C1484V33
CY7C1485V33
引脚德网络nitions
（续）
引脚名称
模式
IO
输入 -
STATIC
描述
选择爆秩序。
当连接到GND选择线性突发序列。当连接到V
DD
或悬空选择交错突发序列。这是一个带引脚必须保持静态
在设备的操作。模式引脚具有内部上拉了起来。
TDO
JTAG串行输出
串行数据输出到JTAG电路。
提供在TCK的下降沿数据。如果JTAG
同步
功能没有被使用，该引脚必须断开。该引脚上没有TQFP
包。
JTAG串行
输入
同步
JTAG串行
输入
同步
JTAG时钟
-
串行数据，在到JTAG电路。
采样于TCK的上升沿。如果JTAG功能
不使用时，该引脚可断开或连接到V
DD
。该引脚上不可
TQFP封装。
串行数据，在到JTAG电路。
采样于TCK的上升沿。如果JTAG功能
不使用时，该引脚可断开或连接到V
DD
。该引脚上不可
TQFP封装。
时钟输入JTAG的电路。
如果不使用JTAG功能，该引脚必须
连接到V
SS
。该引脚上没有TQFP封装。
未连接。
内部没有连接到芯片。 144M ， 288M ， 576M ， 1G和地址是
扩展引脚和内部不连接到芯片。
被允许通过输出寄存器和上传播
内t对数据总线
CO
如果OE是低电平有效。唯一例外的
当SRAM从取消选择状态，新兴的发生
到一个选定状态;它的输出总是在三态
的访问的第一周期。的存取的第一个周期后，将
输出由所述参考信号的控制。连续的单
读周期总是得到支持的。
该CY7C1484V33 / CY7C1485V33是一个双循环取消选择
的一部分。后的SRAM是由芯片取消在时钟的上升
选择，要么ADSP或ADSC信号，其输出三态
后，立即在下一时钟的上升。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
满意在时钟的上升： （ 1 ） ADSP为低电平，和（ 2 ）
芯片选择断言活跃。给出的地址是
装入地址寄存器和地址
同时被输送到存储器核心地位的逻辑。
写信号（ GW ， BWE和BW
X
）和ADV输入是
在这第一个周期忽略。
ADSP触发写操作需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
数据提交给DQ
x
输入端被写入，对应
在存储器核心应的地址位置。如果GW为高，
然后写操作是由BWE和带宽控制
X
信号。该CY7C1484V33 / CY7C1485V33提供字节
这是在所描述的写入能力
“真理表
阅读第9页/写“ 。
断言字节写使能输入
（ BWE ）与选定的字节写入的输入将有选择地写
仅向所期望的字节。一个字节字节期间未选择
写操作保持不变。一个同步自定时
写入机制被提供以简化的写
操作。
因为CY7C1484V33 / CY7C1485V33是一种常见的IO
设备，输出使能（ OE ）应被撤消HIGH
之前提交数据到DQ输入。这样做的三态
输出驱动器。为安全起见， DQ会自动
TDI
TMS
TCK
NC
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
该CY7C1484V33 / CY7C1485V33支持二次
采用线性或交错突发缓存系统
序列。交错的突发为了支持Pentium和
i486处理器。线性脉冲串序列是适合
使用线性脉冲串序列的处理器。突发订单
是用户可选择的，并通过采样模式确定
输入。访问可以与任何处理器启动
地址选通（ ADSP ）或控制器的地址选通
（ ADSC ） 。通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
X
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
同步芯片选择CE
1
，CE
2
，CE
3
和
异步输出使能（ OE ）提供方便的银行
选择和输出三态控制。如果CE ADSP被忽略
1
为高。
单一的读访问
当满足以下条件，该访问被启动
满意在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
片选都置为有效，和（3 ）的写信号
（ GW ， BWE ）都是拉高高。如果CE ADSP被忽略
1
为HIGH 。呈现给地址输入端的地址是
存储到地址前进逻辑和地址
注册时提交给存储器核心。它对应
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的数据的上升沿
文件编号： 38-05285牧师* G
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