CY7C1484V33
CY7C1485V33
引脚德网络nitions
引脚名称
A
0
, A
1
, A
IO
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
描述
用于选择的地址位置中的一个地址输入。
取样在上升
在CLK的边缘，如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。
A 1： A 0被馈送到2位计数器。
字节写选择输入，低电平有效。
合格与BWE进行字节写入到
SRAM 。采样在CLK的上升沿。
全局写使能输入，低电平有效。
当CLK的上升沿置为低电平，
一个全球性的写操作进行的（所有字节写入的值，无论在BW
X
和
BWE ） 。
字节写使能输入，低电平有效。
采样在CLK的上升沿。此信号必须
被拉低，进行字节写操作。
时钟输入。
用于捕获所有的同步输入到设备中。还用于增加
当ADV是一阵操作过程中低电平突发计数器。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
与CE
2
和CE
3
选择或取消选择该设备。如果CE ADSP被忽略
1
为HIGH 。 CE
1
is
只有当一个新的外部地址被装入取样。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
与CE
1
和CE
3
选择或取消选择该设备。 CE
2
被采样，只有当新的外部
地址被加载。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。配合使用
与CE
1
和CE
2
选择或取消选择该设备。 CE
3
被采样，只有当新的外部
地址被加载。
输出使能，异步输入，低电平有效。
控制的IO引脚的方向。
当低，在IO引脚用作输出。当拉高高， DQ引脚为三态，
并作为输入数据引脚。 OE是在一个读周期的第一个时钟出现时掩蔽
从取消选择状态。
提前输入信号，采样CLK ，低电平有效的上升沿。
当
断言，它会自动增加一个突发周期的地址。
地址选通的处理器，采样CLK ，低电平有效的上升沿。
当置为低电平，呈现给设备地址被捕获在地址
寄存器。 A1 ： A0也加载到爆计数器。当ADSP和ADSC都
断言，只有ADSP是公认的。 ASDP被忽略时， CE
1
被拉高高。
地址选通脉冲从控制器，采样CLK ，低电平有效的上升沿。
当置为低电平，呈现给设备地址被捕获在地址
寄存器。 A1 ： A0也加载到爆计数器。当ADSP和ADSC都
断言，只有ADSP是公认的。
ZZ “休眠”输入，高电平有效。
当置为高电平，将器件置于一个
非时间关键的“休眠”状态与数据完整性保护。对于正常操作，这
引脚为低电平或悬空。 ZZ引脚具有内部上拉下来。
双向数据IO线。
作为输入，它们馈入一个片上的数据的寄存器，它是
由CLK的上升沿触发。作为输出，它们提供包含在存储器中的数据
通过在读周期的前一个时钟的上升呈现的地址指定的位置。
销的方向由OE控制。当OE是低电平时，引脚的行为
为输出。高电平时， DQS和DQP
X
被放置在一个三态条件。
电源输入到该装置的核心。
地面的装置的核心。
地面为IO电路。
BW
A
， BW
B
BW
C
， BW
D
GW
BWE
CLK
CE
1
CE
2
CE
3
OE
ADV
ADSP
输入 -
同步
输入 -
同步
ADSC
输入 -
同步
ZZ
输入 -
异步
IO-
同步
的DQ ， DQPs
V
DD
V
SS
V
SSQ[2]
V
DDQ
电源
地
IO地
IO电源
电源为IO电路。
记
2.适用于TQFP封装。对于BGA封装V
SS
作为地面换芯和IO电路。
文件编号： 38-05285牧师* G
第26 5
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