CY7C1484V33
CY7C1485V33
72兆位（ 2M ×36 / 4M ×18 ）流水线
DCD同步SRAM
特点
支持总线运行在高达250MHz的
可用速度等级是250 ， 200 ，和167 MHz的
注册的输入和输出的流水线操作
最佳性能（双循环取消选择）
深度扩展无等待状态
3.3V内核电源（V
DD
)
2.5V / 3.3V IO操作
快时钟到输出时间
- 3.0纳秒（ 250 MHz器件）
提供高性能3-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
CY7C1484V33
,
CY7C1485V33可用
JEDEC标准的无铅100引脚TQFP无铅和
非无铅165球FBGA封装
IEEE 1149.1 JTAG兼容的边界扫描
“ ZZ ”睡眠模式选项
功能说明
[1]
该CY7C1484V33 / CY7C1485V33 SRAM集成2M X
36 / 4M ×18的SRAM单元有先进的同步
外围电路和一个2位计数器，对内部突发
操作。所有同步输入是通过寄存器门
由一个正沿触发时钟输入（CLK）控制的。该
同步输入包括所有地址，所有的数据输入，
地址流水线芯片使能（ CE
1
） ，深度扩展芯片
启用（ CE
2
和CE
3
） ，突发控制输入（ ADSC ， ADSP ，
和ADV ） ，写入启用（ BW
X
和BWE ）和全局写
（GW） 。异步输入包括输出使能（ OE ）
和ZZ引脚。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写周期。这部分支持字节写
行动（见
第5页的“引脚定义”
和
“真值表”
第8页
对于进一步的细节） 。写周期可以是一到四
宽字节的字节写控制输入的控制。 GW
低电平有效使写入所有字节。该设备断路器中
porates额外的流水线使能寄存器，延迟
关闭输出缓冲的额外周期时
取消是executed.This功能使深度扩展
没有惩罚的系统性能。
该CY7C1484V33 / CY7C1485V33从+ 3.3V工作
核心供电，而所有输出与+ 3.3V或操作
+ 2.5V供电。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
选购指南
250兆赫
最大访问时间
最大工作电流
最大的CMOS待机电流
3.0
500
120
200兆赫
3.0
500
120
167兆赫
3.4
450
120
单位
ns
mA
mA
记
1.为了达到最佳做法的建议，请参阅赛普拉斯应用笔记
AN1064 ， SRAM系统的指导。
赛普拉斯半导体公司
文件编号： 38-05285牧师* G
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年5月1日
[+ ]反馈
