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莱迪思半导体公司
ORCA ORT42G5和ORT82G5数据表
在FPGA /酷睿接口的ORT82G5内部时钟信号
有多个时钟信号去音响定义在FPGA /嵌入式核心接口除了外部基准
时钟的每个SERDES四。所有ORT82G5时钟信号示于图24中并且描述后续
荷兰国际集团的网络连接gure 。
图24. ORT82G5时钟信号（高速串行I / O图所示）
RCK78A
TCK78A
RWCKAA
RSYS_CLK_A1
TSYS_CLK_AA
RWCKAB
普通逻辑，四路A
AA频道
2
2
2
2
REFCLK [P ： N] _A
HDIN [P ： N] _AA
HDOUT [P ： N] _AA
HDIN [P ： N] _AB
HDOUT [P ： N] _AB
HDIN [P ： N] _AC
HDOUT [P ： N] _AC
HDIN [P ： N] _AD
HDOUT [P ： N] _AD
AB通道
TSYS_CLK_AB
RWCKAC
2
2
海峡交流
TSYS_CLK_AC
RWCKAD
RSYS_CLK_A2
TSYS_CLK_AD
RCK78B
TCK78B
RWCKBA
RSYS_CLK_B1
TSYS_CLK_BA
RWCKBB
2
2
2
2
2
通道AD
FPGA
逻辑
普通逻辑，四B
BA频道
REFCLK [P ： N] _B
HDIN [P ： N] _BA
HDOUT [P ： N] _BA
HDIN [P ： N] _BB
HDOUT [P ： N] _BB
HDIN [P ： N] _BC
HDOUT [P ： N] _BC
HDIN [P ： N] _BD
HDOUT [P ： N] _BD
背板
串行
链接
2
2
2
2
频道BB
TSYS_CLK_BB
RWCKBC
公元前频道
TSYS_CLK_BC
RWCKBD
RSYS_CLK_B2
TSYS_CLK_BD
2
2
2
频道BD
REFCLKP_ [A ： B] ， REFCLKN_ [A ： B] ：
这些都是如前文所述设置于ORT82G5设备的差分基准时钟。它们被用作
基准时钟对TX和RX的通路。用于串行链路中的3.125Gbps的，基准时钟的操作
将在156.25兆赫的频率。
RWCK [AA ： BD ] ：
这些是低速接收从嵌入式核心时钟横跨芯FPGA接口的FPGA中。
这些来源于从SERDES模块回收的低速互补时钟。 RWCK_AA
属于至频道的AA ， RWCK_AB属于通道AB等等。同的156.25 MHz的参考时钟输入，
这些时钟在78.125兆赫。
RCK78 [A ： B] ：
这些都是RWCKA的输出复用功能[A ：D ]和RWCKB ：分别为[ B D ] 。与156.25参考时钟输入
兆赫，这些时钟在78.125兆赫。
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