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莱迪思半导体公司
ORCA ORT42G5和ORT82G5数据表
接收通道对齐旁路模式允许半桥和全线路速率混合之间的通道，如图所示
图28.连接gure显示通道对AA和AB CON连接在2.0 Gbps的gured在全速率模式。通道对AC
和AD是CON连接在1.0 Gbps的gured在半速率模式。
图28.接收时钟的混线价格
25 MHZ
或50 MHz的
RCK78A
RWCKAA
普通逻辑，四路A
AA频道
2
REFCLK [P ： N] _A
100兆赫
两个信道的
2.0 Gbps的（全速率）
输入串行数据
回收
在时钟
50兆赫
FPGA
逻辑
回收
在时钟
25 MHZ
{
{
RSYS_CLK_A1
RWCKAB
AB通道
RWCKAC
海峡交流
RWCKAD
通道AD
RSYS_CLK_A2
两个信道的
1.0 Gbps的（半速率）
输入串行数据
如在图28的标题所指出的，每个四元可以是CON组fi gured在任何线速度（0.6至3.7 Gbps的） ，由于每个
四有它自己的参考时钟输入引脚。每个信道的接收FIFO中取向不能在此模式下使用。
多通道校准时钟策略的ORT82G5
在ORT82G5上八个通道的数据（ 4 ，每个SERDES四通道）可以是彼此独立的或者可以
以几种方式进行同步。例如，一个SERDES内的两个信道可以被排列在一起;通道A
和B和/或信道C和D或者，所有四个通道中的SERDES四边形可以排列在一起，以形成一个
以10Gbps的带宽通信信道。最后，对准可以在两个SERDES的延长
四边对齐所有八个通道。比对组内的单个信道可以被禁用（即动力
向下） ，而不会中断其他渠道。时钟为这些各种模式的策略在下面描述
段落。
对于双对准一个四中的两个双胞胎可以通过时钟是从其他渠道得到的不同来源，
然而每对SERDES的必须具有相同的时钟。通道对AA和AB被驱动的低速
侧由RSYS_CLK_A1和通道对的AC和AD是由RSYS_CLK_A2驱动的低速侧。
无论RWCKAA或RWCKAB可以连接到RSYS_CLK_A1和任RWCKAC或RWCKAD可以CON组
连接至RSYS_CLK_A2 。阿时钟例子为双序列示于图29 。
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