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莱迪思半导体公司
ORCA ORT42G5和ORT82G5数据表
数据率和比特宽度，从而在FPGA核心可以在1/ 4运行这个频率的，这给出了一个范围为15至92.5兆赫
进出FPGA的数据。
在FPGA /酷睿接口的ORT42G5内部时钟信号
有多个时钟信号去音响定义在FPGA /嵌入式核心接口除了外部基准
时钟的每个SERDES模块。所有ORT42G5时钟信号示于图17中并且描述后续
荷兰国际集团的网络连接gure 。
图17. ORT42G5时钟信号（高速串行I / O图所示）
RCK78A
TCK78A
RSYS_CLK_A2
RWCKAC
TSYS_CLK_AC
RWCKAC
TSYS_CLK_AD
2
REFCLK [P ： N] _A
普通逻辑， A座
2
HDIN [P ： N] _AC
HDOUT [P ： N] _AC
HDIN [P ： N] _AD
HDOUT [P ： N] _AD
海峡交流
2
2
通道AD
2
FPGA
逻辑
RCK78B
TCK78B
RSYS_CLK_B2
RWCKBC
TSYS_CLK_BC
RWCKBD
TSYS_CLK_BD
2
REFCLK [P ： N] _B
背板
串行
链接
普通逻辑， B座
2
HDIN [P ： N] _BC
HDOUT [P ： N] _BC
HDIN [P ： N] _BD
公元前频道
频道BD
2
2
2
HDOUT [P ： N] _BD
REFCLKP_ [A ： B] ， REFCLKN_ [A ： B] ：
这些都是如前文所述设置于ORT42G5设备的差分基准时钟。它们被用作
基准时钟对TX和RX的通路。用于串行链路中的3.125Gbps的，基准时钟的操作
将在156.25兆赫的频率。
RWCK [AC ， AD， BC， BD ] ：
这些是低速接收从嵌入式核心时钟横跨芯FPGA接口的FPGA中。
这些来源于从SERDES模块回收的低速互补时钟。 RWCKAC
属到通道的AC ， RWCKBC属于通道公元前等等。同的156.25 MHz的参考时钟输入，
这些时钟在78.125兆赫。
RCK78 [A ： B] ：
这些分别多路复用RWCKA [C或D ]和RWCKB [C或D ]的输出。同的参考时钟输入
156.25兆赫，这些时钟在78.125兆赫。
RSYS_CLK_ [A ： B] 2
这些时钟输入的SERDES模块，分别从FPGA甲乙。这些被使用的每
信道作为读出时钟从嵌入铁心内的对齐FIFO读取所接收的数据。时钟
RSYS_CLK_A2所使用的SERDES模块A和RSYS_CLK_B2渠道由SERDES通道
块B.要保证没有溢流在对准FIFO中，它是一个绝对的要求，即在写
和读取时钟进行频率锁定在0 ppm的。如何实现这个例子示于后面的章节
在推荐的板级时钟。
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