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DDR和DDR2 SDRAM
表19. DDR和DDR2 SDRAM输出AC时序规格源同步模式
（续）
参数
8
MDQ / MECC / MDM输出设置相对于MDQS
266兆赫
200兆赫
MDQ / MECC / MDM相对于MDQS输出保持
266兆赫
200兆赫
MDQS序言开始
MDQS尾声结束
符号
1
t
ddkhds
,
t
DDKLDS
t
DDKHDX
,
t
DDKLDX
t
DDKHMP
t
DDKHME
民
最大
—
1.0
1.2
—
1.0
1.2
-0.5
×
t
MCK
– 0.6
–0.6
-0.5
×
t
MCK
+ 0.6
0.9
ns
ns
7
7
ns
6
单位
ns
笔记
6
注意事项：
1.用于定时规范的符号跟着T的模式
（功能块的头两个字母）（信号）（状态）（参照）（状态）的
为
输入和T
（功能块的头两个字母）（参考）（状态）（信号）（状态）的
用于输出。输出保持时间可以理解为DDR时序
（ DD），从参考时钟（ KH或KL） ，直到输出去无效（AX或DX ）的上升沿或下降沿。例如，
t
DDKHAS
象征的DDR定时（DD ），用于在时间t
MCK
内存时钟基准（K ）变为由高（H ）状态，直到输出
（ A）是设置（ S）或输出有效时间。此外，T
DDKLDX
象征的DDR定时（DD ），用于在时间t
MCK
内存时钟参考
（K）变低（L ），直到数据输出端（D）是无效的（X）或数据输出的保持时间。
2.所有MCK / MCK的参考测量值被从两个信号的交叉制成± 0.1V。
3.在源同步模式， MCK / MCK可以通过时钟控制转移中的1/4用于循环递增
注册。对于在t引用的倾斜测量
AOSKEW
假定时钟调节设置为对齐
地址/命令与有效MCK的上升沿。
4. ADDR / CMD包括除MCK / MCK ， MCS和MDQ / MECC / MDM / MDQS所有DDR SDRAM输出信号。对于
ADDR / CMD建立和保持规范，它假定该时钟控制寄存器被设置为调整所述存储器的时钟
1/2应用的周期。
5.注意吨
DDKHMH
以下附注1所述，例如，T符号约定
DDKHMH
介绍了DDR时序
（ DD ）与MCK （ n）的时钟（ KH ） ，直到MDQS信号的上升沿有效（ MH ） 。吨
DDKHMH
可以通过修改
控制在TIMING_CFG_2寄存器中的DQSS改写位。在源同步模式下，这将典型地被设置为
相同的延迟的时钟调整的CLK_CNTL寄存器。表中所列的定时参数假定这些
2参数已经被设置为相同的调整值。见
MPC8360E集成通信处理器
参考手册，第2版
对于通过使用这些位使能定时修改的描述和理解。
6.一个数据选通（ MDQS ）和数据的任何对应的位（ MDQ ） ， ECC之间法测定的最大可能歪斜
（ MECC ） ，或数据屏蔽（MDM） 。数据选通信应的数据眼的内部，在该装置的销的中心。
7.所有输出都参考MCK （n）的在器件的引脚的上升沿。需要注意的是吨
DDKHMP
如下符号
附注1所述的约定。
8. AC时间值是基于在DDR数据速率，这是两次DDR存储器总线频率。
MPC8358E的PowerQUICC II Pro处理器版本2.1 PBGA硅硬件规格，第1版
飞思卡尔半导体公司
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