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DDR和DDR2 SDRAM
图7
示出了用于源同步模式的DDR SDRAM输出的时序图。
MCK [N ]
MCK [N ]
t
MCK
t
DDKHAS
,t
DDKHCS
t
DDKHAX
,t
DDKHCX
ADDR / CMD
A0写
t
DDKHMP
t
DDKHMH
MDQS [N ]
t
ddkhds
t
DDKLDS
MDQ [ X]
t
DDKHDX
D0
D1
t
DDKLDX
t
DDKHME
NOOP
图7. DDR SDRAM输出时序图的源同步模式
表21
提供可预期的地址和命令的近似延迟信息
DDR控制器对各种负载，它可以是一个利用该DLL系统中有用的信号。
这些数字是模拟一个拓扑结构的结果。延迟数将在很大程度上取决于
拓扑使用。这些延迟的数字显示的总延时地址和命令的到达
DRAM器件。实际的延迟可能比见于仿真延迟不同，这取决于
系统拓扑结构。如果负载较重的系统被使用时，该DLL环可能需要被调整，以满足安装
要求在DRAM 。
表21.预计时滞地址/命令
负载
4设备（ 12 pF的）
9设备（ 27 pF的）
36设备（ 108 pF）的+ 40 pF的电容补偿
36设备（ 108 pF）的+ 80 pF的电容补偿
延迟
3.0
3.6
5.0
5.2
单位
ns
ns
ns
ns
MPC8358E的PowerQUICC II Pro处理器版本2.1 PBGA硅硬件规格，第1版
飞思卡尔半导体公司
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