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AD7262
串行接口
图33和图34示出了详细的时序图
在AD7262 / AD7262-5的串行接口。串行时钟
提供转换时钟，并且控制转移
在转换后，从AD7262 / AD7262-5信息。
的AD7262 / AD7262-5具有对应于两个输出引脚
每个ADC 。数据可以从AD7262 / AD7262-5使用读
二者兼有d
OUT
A和D
OUT
B.或者，将一个单一的输出管脚
用户的选择可以使用。 SCLK输入信号提供
时钟源的串行接口。
CS的下降沿使轨道和保持到保持模式，
在该点，模拟输入进行采样。转换是
还开始在这一点上，并要求至少19个SCLK
来完成。对D
OUT
X线保持在三态，而
转换正在发生。在19
th
SCLK下降沿，
AD7262 / AD7262-5返回跟踪模式和D
OUT
A和
D
OUT
乙线被使能。该数据流由12比特的
数据， MSB优先。
转换结果的MSB同步输出19
th
SCLK下降沿到由微控制器或DSP读取
任一随后的SCLK的下降沿（20
th
下降沿）或
20
th
SCLK上升沿。是否读取上的选择
上升沿或SCLK下降沿取决于SCLK频率
被使用。当40 MHz的最大SCLK频率为
与V用
DRIVE
的5伏电压时，最大指定的访问
时间（t
4
）为23毫微秒，导致2纳秒的建立时间，其可以不
足以满足大多数的DSP和微控制器。在这些
条件下，它是推荐使用的上升SCLK边沿到
读出的数据。在这种情况下，所述转换结果的MSB是
同步输出19
th
SCLK的下降沿被读取的20
th
SCLK的上升沿，如图33中的其余数据是
然后，主频由后续的SCLK下降沿。当使用
一个40MHz的SCLK的频率，20个
th
在时钟下降沿
串行时钟钟表出第二数据位，它被设置为
阅读21
st
SCLK上升沿。在12位的剩余部分
结果如下，在数据传送结束位是有效
在31
st
上升沿。在被设置在30 LSB的
th
落下
时钟边沿。
另一种阅读上的SCLK上升沿是使用
慢SCLK频率。如果一个较慢的SCLK的频率的情况下，为
例如32兆赫与AD7262 ，这将使阅读
数据后的后续SCLK下降沿已
同步输出，如图35的通过速率
1 MSPS，仍然可以实现对AD7262时为32 MHz
SCLK的频率被使用。剩余的数据再同步输出
通过随后的SCLK信号的下降沿。当使用32 MHz或
少的SCLK的频率与AD7262或当使用
AD7262-5 ，20个
th
在串行时钟的时钟下降沿有
的MSB提供用于读取和也钟表出第二数据位。
所述的12位结果余数如下，在最终位
数据传输是有效的31
st
下降沿。 LSB为
设置在30
th
时钟下降沿。
在CS ， D的上升沿
OUT
A和D
OUT
B返回到三
状态。如果CS没有带来高后31个SCLK ，但不是
额外12个SCLK周期保持为低电平，从数据
ADC B在D产出
OUT
A中的ADC后的结果。同样，
从ADC A中的数据通过D输出
OUT
B后ADC B
结果。这示于图34 ，其示出为D
OUT
A
例子。在此情况下，D
OUT
在使用在线追溯到三成
国家对45
th
SCLK的下降沿或CS的上升沿，
以先到为准。
如果SCLK的下降沿与CS的下降沿相一致，
SCLK的下降沿不是由AD7262确认
和SCLK的下一个下降沿后注册的第一个
CS的下降沿。
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