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ORCA
OR3TP12 FPSC
嵌入式主机/目标PCI接口
数据表
2000年3月
PCI总线核心目标控制器的详细说明
（续）
例如：目标写入I / O
图16示出了用于目标I / O写这是贴在PCI总线上的定时;也就是说，在操作完成上
在PCI总线马上。目标通过用数据上的第一个单词断开结束I / O写请求，
从而不允许爆破。
对于一个延迟目标I / O写，在初始接入将终止与一个重试虽然目标事务具有
被窥探并转发给FPGA应用。重试终端将继续在所有未来的访问
直到FPGA应用处理完目标的I / O写事务。在此焦油的下一个访问
拿到I / O写入，目标与第一个字数据断开终止I / O写入请求时，也disallow-
荷兰国际集团爆破。
FPGA的接口时序，如图18和图19分别显示了双核和四端口。该FPGA
接口时序是类似的目标I / O写入与目标单一存储器的写入，并在下面的叙述
单目标写入FIFO接口部分。
T0
CLK
FRAMEn
ad
c_ben
irdyn
DEVSELN
trdyn
STOPN
T1
T2
T3
T4
T5
T6
地址
IO WR
数据
字节使能
5-7371(F)
图16.目标的I / O写，非延迟（ PCI总线， 32位）
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朗讯科技公司
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