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数据表
2000年3月
ORCA
OR3TP12 FPSC
嵌入式主机/目标PCI接口
PCI总线核心目标控制器的详细
描述
目标FIFO接口
概观
目标FIFO接口由两个转移
阶段：命令/地址后面的数据。这
序需遵循的断言
twlastcycn
指示完成每一个阶段的。
在PCI地址和命令总是由提供
目标FIFO接口的地址转移
上的特定模式的数据路径。在任何端口
模式时，命令和地址传送能很好地协同
荷兰国际集团在同一周期与目标指令传输
ferred在一个单独的总线
TCMD 。
命令/地址
阶段之后的数据传输。对于目标写道，
写数据以字节使能将从设置
的目标，而对于目标读取，则目标将接收
其数据从FPGA应用。所有类型的数据
传送由所述操作所定义的数据路径
tional模式（双核或四端口）。
目标国反
目标FIFO接口提供了一个状态计数器，
tstatecntr [3： 0]，
该通知的FPGA应用
它的当前状态（表19） 。这种状态计数器阻止 -
地雷什么数据被提供给FPGA应用程序
阳离子通过在目标FIFO接口
命令/地址或写入数据段，或者是什么
从在读的FPGA应用预期
数据阶段。从一个状态转换柜
状态到另一个状态以预定方式。表20
通过表23详细的测序
tstate-
CNTR
并转移了目标的数据写入和读出
交易。
在公交车的价值
tstatecntr
可以用来最小化
FPGA逻辑或验证正确的操作。数据亲
由目标FIFO接口到FPGA应用程序vided
阳离子是伴随着上一个值
tstatecntr [3：0 ] 。
此值可直接使用由FPGA应用
化，以确定目标的正确取向
命令，地址和/或写入数据。这消除
需要逻辑的FPGA复制的状态
计数器。从FPGA应用程序所需的数据
通过在读出的数据相的目标也
由上所述值定义
tstatecntr 。
然而，国家
被发送到FPGA计数器值是在相同的
周期，该数据从FPGA应用发送。
这里，该值由目标FIFO接口提供
可以被用来确定下一个状态下，由于电流
因为目前的数据，相位，实现和状态跃迁
系统蒸发散是已知的。
朗讯科技公司
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目标地址进行比较和钢筋尺寸
目标FIFO接口提供以下两种
功能转移PCI时减少开销
命令/地址在启动过程中的目标地址
阶段。首先，目标FIFO接口检测到页
基地址寄存器的大小（BAR ），该解码
当前的PCI地址，并只传送地址
字节来覆盖页大小。
第二，目标FIFO接口提供了一个保持
寄存器，它是用于比较的地址
先前的目标交易到当前。如果有
匹配，最意义地址信息
不转移，提供在BAR的大小大于
数据总线宽度为四核或双端口模式。这将
在四端口盖地址位[ 63:48 ]位和[ 63:32 ]
在双端口模式。此选项通过启用
在FPSC设计的FPSC配置管理
套件。
目标写操作
延迟交易业务，目标存储器写
目标存储器的写操作不能被处理
如延迟（延迟交易： PCI规格
2.2 ： 3.3.3.3节） ，并且始终贴。在焦油
如果得到一个电流只会重试存储器写事务
房租目标事务正在进行中（ treqn是
断言）或
t_retryn
为有效。一旦目标
确定其预期接收方，便发出
DEVSELN
和
trdyn
并开始将数据存储到
目标写入FIFO ，提供空间可用。
延迟交易，目标I / O写
目标I / O写操作可以发布（ deltrn = 1 ）
或延迟（ deltrn = 0 ） ，并且总是断开爆
访问到单一的访问。对于延迟的I / O写，
目标记录在PCI总线命令，地址和
第一个数据字（32位或64位），随着它的字节
使（ 4或8比特）中的初始接入。在PCI
总线命令和地址被放置在目标
地址FIFO和数据字和字节使能是
放于目标写FIFO 。在PCI总线上，所述
请求被终止在一个重试（与主
不知道该数据被窥探的） ，并在FPGA
应用程序被告知一个目标请求挂起
通过的断言
treqn 。
在这个交易状态
时间是DWR （延迟写入请求见PCI Specifi-
阳离子2.2 ：第3.3.3.3.6 ） ，以及随后的
请求将被终止，重试，直到FPGA
应用程序处理的目标的事务。
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