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ORCA
OR3TP12 FPSC
嵌入式主机/目标PCI接口
数据表
2000年3月
断言，最终的数据字。
为四端口模式（图13） ，则该命令/地址
阶段开始的命令和读取突发长度
传输在总线上
MWDATA
在顺序段
求。该18位主站命令将被转移
先上
mwdata ，
随后的18位读脉冲串长度，
既验证了一个断言
maenn 。
32位
地址将被分成两个16位的部件与
在LSB被首先转移，也验证了由
断言
maenn 。
将命令/地址相
需要4个时钟周期，并
mwlastcycn
会
声明的最后还是MSB组件
地址。
在四端口模式的读数据阶段中，读
数据将在公交16位段被转移
MRDATA 。
读出的数据相将需要两个时钟
周期，以每32位的读出的数据字在整个传输
16位总线
MRDATA ，
提供
mrdataen
后，可将
读取数据的FIFO不为空（ mr_emptyn = 1 ） 。
mrlastcycn
将被拉高了的全周期
数据相位，并断言最后的16位最高有效位的COM
分量。
下面这个命令/地址设置，执行
开始在PCI总线上。图14示出一个时序
典型的交易与远程目标。该交易
化导致正常完成。远程目标
支持快速解码，协议和时序是
根据需要由PCI规范。
PCI总线核心主控制器
详细说明
（续）
例如：主站读，突发事务
图12和图13示出了4个32位的定时
单词大师突发读取，对双端口接口的FPGA
脸和四端口FPGA接口，分别为。能操作
值，我们在读硕士，单字相似
交易，但额外的数据段对齐被要求
FPGA应用。在图12中，命令/
地址相是由FPGA应用发起
主张主站地址使能（ maenn ），而亲
人们提供了主命令字和读突发长度
在总线
datafmfpga 。
假设，法师将解码
所提供的脉冲串长度的2 ，和读字节允许
（ MRDBEN [7：0 ] = 0×00） ，这是一个脉冲串操作。上
在下一个时钟，在FPGA的应用提供了
32位地址和结束命令/地址相
通过认定
mwlastcycn 。 ma_fulln
然后将
断言，和法师将开始为谈判
PCI总线。
进入双端口读取数据段，
maenn
is
拉高，
mrdataenn
生效，有效期32位
数据字将提供巴士
datatofpga
（ FIFO_SEL = 0） ，提供所读取的数据的FIFO是不
空（ mr_emptyn = 1）。对于突发传输，中，主机
器FIFO接口将断言信号
mrlastcycn
在数据阶段的最后一个时钟，并去断言
否则。数据阶段的完成指示，后跟
通过cated
mrlastcycn
断言，需要
mrdataenn
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朗讯科技公司
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