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ORCA
OR3TP12 FPSC
嵌入式主机/目标PCI接口
数据表
2000年3月
PCI总线核心目标控制器的详细说明
（续）
写数据阶段将跟进，通过的无效
taenn ，
与目标写入数据的断言使能（ twdataenn ） 。
twdataenn
只能被断言而
tw_emptyn
被去断言，指示写入数据是在写入可用
数据FIFO 。而
twdataenn
后，可将FPGA应用程序将收到总线目标写入数据
datatofpga
（有
FIFO_SEL
= 1），和写字节使能上
datatofpgax 。
FPGA应用被告知最后的康波
数据阶段的新界东北堆填区正呈现时，
twlastcycn
为有效。由于这是一个突发访问（ datatofp-
gax[1]
= 1的命令在/地址阶段） ，在
twlastcycn
置为无效整个数据段期望的
的写入数据段的最后一个数据。接收后
twlastcycn
在数据阶段结束时，
twdataenn
必须是
由FPGA应用失效。请参阅有关的突发数据对齐的笔记写数据传输部分。
对于四端口模式（图22 ） ，地址和写入数据传输总线上
twdata
在16位段。如果
必要时，地址将被分成两个16位的部件，而LSB被首先转移。一阵操作
灰和双地址指示伴随上的地址
twdata[17]
和
twdata[16]
分别。假设
在BAR的大小大于16位时，该地址阶段将需要两个时钟周期，并
twlastcycn
会
置的地址的最后或MSB部件上。数据阶段也需要两个时钟周期以反式
FER通过16位总线的每个32位写数据字。
twlastcycn
将被拉高的所有16位组件
的写入数据段，除了在那里它被声明时最后的16位组成。请参阅写入数据传输部分
关于笔记写数据对齐。
T0
CLK
FRAMEn
ad
c_ben
irdyn
DEVSELN
trdyn
STOPN
T1
T2
T3
T4
T5
T6
T7
T8
地址
D0
BE0
D1
BE1
D2
BE2
D3
BE3
MEM WR
5-7374(F)
图20.目标存储器写猝发（ PCI总线， 32位）
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朗讯科技公司
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