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数据表
2000年3月
ORCA
OR3TP12 FPSC
嵌入式主机/目标PCI接口
PCI总线核心目标控制器的详细说明
（续）
1
FCLK
tstatecntr
t_ready
treqn
TCMD
twdata
taenn
tw_emptyn
twdataenn
twlastcycn
0
T0
T1
T2
T3
T4
T5
1
4
5
0
CMD
ADRS0
ADRS1
D0
D1
5-7362(F)
图19.目标写单（ FIFO接口，四端口）
例如：目标写入内存突发事务
图20示出在PCI总线上的定时为一个目标存储器写入脉冲串的4个32位字。在时机
PCI接口是典型的中速译码目标。注意
trdyn
断言在最早的时间内，
这是并发与断言
devseln 。
中的4个字的脉冲串的实例中，目标写FIFO没有填充，
因此继续执行完成。这也将是一个脉冲串的任何长度的情况下，当应用程序的FPGA
阳离子能够卸出的FIFO一样快， PCI接口被加载的。如果目标写FIFO变
满时，目标可以断开，而不在所述第一数据字的数据就不能接受（ twburstpendn = 1），或插入向上
到8个等待状态（ twburstpendn = 0）。
双端口FIFO接口（图21）上的定时示出了第一指示到FPGA的应用程序，一个新的
操作已开始由目标要求（ treqn ）的说法。当
treqn
是有效的，在FPGA应用程序开始
通过认定目标地址使能（ taenn ）和从总线接收命令的命令/地址相
TCMD
从总线地址
datatofpga （ X）
（有
FIFO_SEL
= 1）。一阵操作和双地址指示
伴随上的地址
datatofpgax[1]
和
datatofpgax[0]
分别。 FPGA的应用程序将继续
接收到新的地址数据（ taenn断言）在每一个时钟，直到
twlastcycn
被置位，指示该结束
命令/地址段。请参阅有关地址的转移和调整票据命令/地址段。
朗讯科技公司
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