位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第287页 > CY7C1316BV18 > CY7C1316BV18 PDF资料 > CY7C1316BV18 PDF资料4第8页
初步
内部电路会自动三态输出
以下的正输出时钟（C）的下一个上升沿。
这将允许设备之间的无缝过渡
无需等待状态的深度插入扩展
内存。
写操作
写操作是通过发出R / W低和LD开始
低的正向输入时钟（ K）的上升沿。该
呈现给地址输入端的地址被存储在写
地址寄存器和地址的至少显著位
呈现给串计数器。突发计数器递增
该地址以线性方式。在接下来的K时钟上升沿
向D中的数据
[17:0]
被锁存并存储到
18位的写入数据寄存器提供BWS
[1:0]
都断言
活跃的。上的负输入端的后续的上升沿
时钟（ K）提交到D的信息
[17:0]
也被存储
到写数据寄存器提供BWS
[1:0]
都
持有效的。的36位数据被写入到
在指定的位置的存储器阵列。写访问可以
在正向输入时钟（ K）的每个上升沿。
这样做将管道中的数据流，使得18位数据
可以被转移到装置上的每个上升沿
输入时钟（K和K ） 。
当写访问被取消，该设备将忽略所有
挂起的写操作后，输入已
完成。
写字节操作
字节写操作都是由CY7C1318BV18支持。
一个写操作被启动，如在写操作说明
上述部分列出。要写入的字节数确定
通过BWS
0
和BWS
1
被采样与每个组的18位的
数据字。主张相应的字节写选择输入
写入的数据部分期间将允许该数据被
呈现给被锁存并写入到器件中。
数据部分中拉高字节写选择输入
一个写允许的存储在设备中该字节中的数据
向保持不变。此功能可用于简化
读/修改/写操作字节写操作。
单时钟模式
该CY7C1318BV18可以与单个时钟被使用
同时控制输入和输出寄存器。在这种模式下
设备只能识别单一的对输入时钟（K和
K）用于控制输入和输出寄存器。这
操作是相同的操作，如果该装置在零
金蝶K / K和C / C时钟之间的偏斜。所有时序参数
保持在该模式是相同的。使用这种操作方式，
用户必须配合C和C高在上电。这个功能是
表带的选择和设备运行过程中不可改变。
DDR操作
CY7C1316BV18
CY7C1916BV18
CY7C1318BV18
CY7C1320BV18
该CY7C1318BV18实现高性能运算
通过高时钟频率（通过流水线来实现）
和双倍数据速率的操作模式。该CY7C1318BV18
需要一个单一的空操作（NOP）周期转换时
从读至写周期。在较高频率下，一些
应用程序可能需要一个第二NOP周期，以避免
争。
如果在写入周期结束后出现读取，地址和数据
写存储在寄存器中。写信息必须
因为存储在SRAM不能执行的最后一个字写
以不与读取相冲突的阵列。数据保持
该寄存器中，直到下一个写周期发生。在第一
在READ （S ）后写周期中，存储从以前的数据
写操作将被写入到SRAM阵列。这就是所谓的
发布时间写。
如果读的是相同的地址进行在其上写
在前面的循环中进行，所述的SRAM中读出
最新的数据。该SRAM绕过这是否
存储器阵列和读出从寄存器中的数据。
深度扩展
深度扩展需要复制的LD控制信号
每家银行。所有其它的控制信号之间可以共同
银行为合适。
可编程阻抗
一个外部电阻RQ ，必须连接的ZQ之间
引脚上的SRAM和V
SS
以允许的SRAM调整其
输出驱动器阻抗。 RQ的值必须在5倍
由SRAM中，该控制的目标线路阻抗的值
RQ允许的范围内，以保证与阻抗匹配
的±15 ％的公差是175Ω和350Ω之间
,
同
V
DDQ
= 1.5V 。的输出阻抗被调整每1024
在上电时的周期要占在电源电压漂移
和温度。
随路时钟
提供了DDR -II回波时钟，能够简化数据
捕捉高速系统。两个回波时钟
由DDR - II产生的。 CQ参照方面为C
和CQ参照相对于C，这些都是
自由运行的时钟和同步到输出时钟
在DDR- II的。在单时钟模式下， CQ与生成
对于K和CQ是相对于K的生成
定时反馈时钟显示在AC时序表。
DLL
这些芯片使用一个延迟锁定环（DLL ） ，其被设计
80 MHz和指定的最大时钟之间起作用
频率。该DLL可以通过将接地的被禁止
DOFF引脚。在DLL中，也可以通过降低循环时间重置
输入时钟K和K为大于30纳秒。
文件编号： 38-05621牧师**
第8页共24
