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初步
CY7C1316BV18
CY7C1916BV18
CY7C1318BV18
CY7C1320BV18
18兆位的DDR - II SRAM 2字
突发架构
特点
18兆位密度（ 2M ×8 ， 2M ×9 ， 1M ×18 ， 512K ×36 ）
250 - MHz时钟实现高带宽
2字突发降低地址总线频率
双倍数据速率（ DDR ）接口
（在500MHz数据传输） @ 250 MHz的
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化了数据采集的
高速系统
同步内部自定时写入
1.8V核心， HSTL输入和输出电源
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V -V
DD
)
15 ×17× 1.4毫米1.0毫米间距FBGA封装，
165球（ 11×15矩阵）
JTAG 1149.1兼容的测试访问端口
延迟锁定环（ DLL ），用于精确的数据放置
功能说明
该CY7C1316BV18 ， CY7C1916BV18 ， CY7C1318BV18和
CY7C1320BV18是1.8V同步SRAM流水线
配备了DDR- II架构。在DDR- II由一个
SRAM核心具有先进的同步外围电路
和一个1比特数据串计数器。读取和写入的地址是
锁存输入（K）时钟的备选上升沿。写
数据被寄存在K和K。读的上升沿
数据驱动上的C和C的上升沿，如果提供，或上
不设置K和在K的C / C的上升沿。每
地址位置与在该情况下两个8位字相关联的
CY7C1316BV18和在的情况下， 2个9位字的
CY7C1916BV18其依次爆流入或流出的
装置。该数据串计数器总是从“0”的内部中
CY7C1316BV18和CY7C1916BV18的情况。上
CY7C1318BV18和CY7C1320BV18 ，突发计数器
取入的外部地址的最低显著位和
脉冲串2个18位字中CY7C1318BV18和2的情况下
在CY7C1320BV18顺序的情况下，成36位的字
或拉出设备。
异步输入包括阻抗匹配（ ZQ ） 。
同步数据输出（Q ，共享相同的物理引脚
作为数据输入端D）的紧密匹配，以在两个输出回波
钟表CQ / CQ ，省去了单独捕获
从在系统设计中的每个个体的DDR SRAM数据。
数据输出时钟（C / C ）使最大的系统时钟
和数据同步的灵活性。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
寄存器的C或C输入时钟的控制。写的
带有片上同步自定时写电路进行。
CON连接gurations
CY7C1316BV18 - 2M ×8
CY7C1916BV18 - 2M ×9
CY7C1318BV18 - 1M ×18
CY7C1320BV18 - 512K ×36
选购指南
250兆赫
最大工作频率
最大工作电流
阴影区域包含预览。
200兆赫
200
待定
167兆赫
167
待定
单位
兆赫
mA
250
待定
赛普拉斯半导体公司
文件编号： 38-05621牧师**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年7月26日
