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三菱的LSI
SDRAM （ Rev.1.3 ）
Mar'98
M5M4V64S30ATP -8A ， -8L ， -8 ， -10L ， -10
64M （ 4 - X银行2097152 -字×8位）同步DRAM
写
从银行tRCD的激活后，写入命令发出。第一输入数据设定为相同的
周期的写操作。以下（BL -1）的数据被写入到RAM中，当突发长度为BL 。该
开始地址是由A8-0 （ ×8） ， A9-0 （ ×4 ）指定，和脉冲串数据的地址序列被定义
突发类型。的WRITE命令可被应用到任何有效的银行，所以行预充电时间（ tRP）内可
通过交错的多个银行隐藏的连续输入数据的后面。从最后一个数据输入到预
命令，写入恢复时间（ tWR的）是必需的。当A10是在高一写命令时，自动
预充电（ WRITEA ）被执行。任何命令（读，写， PRE ， ACT）在同一银行inhib-
资讯科技教育，直到内部预充电完成。内部预充电开始于tWR的最后一个输入数据后，
周期。接下来的ACT命令可以tRP的后从内部预充电定时发出。模式
寄存器可以设置为突发读取和单写。在这种模式下，写入数据仅移入
当写命令被发出，而其余的突发长度被忽略。读出的数据脉冲串长度
在这种模式下操作系统不受影响而
多行交错WRITE （ BL = 4 ）
CLK
命令
A0-9
A10
A11
BA0,1
DQ
法案
tRCD的
Xa
Xa
Xa
00
00
Da0
Y
0
Xb
Xb
Xb
10
Da1
Da2
Da3
10
Db0
写
法案
tRCD的
Y
0
0
0
00
Db1
Db2
Db3
0
0
10
写
PRE
PRE
写带自动预充电（ BL = 4 ）
CLK
命令
A0-9
A10
A11
BA0,1
DQ
法案
tRCD的
Xa
Xa
Xa
00
00
Da0
Da1
Da2
Da3
内部预充电开始
Y
1
写
tWR的
激进党
Xa
Xa
Xa
00
法案
三菱电机
17
