CDP1854A ， CDP1854AC
t
CC
t
CH
时钟
t
DC
（注1 ）
SDI
开始位
t
TDA
DA
奇偶
停止位1
t
CDA
t
CL
1
2
3
4
5
6
7
16
1
2
3
4
5
6
7
8
9
时钟7 1/2
样品
时钟7 1/2 LOAD
保持寄存器
读
（注2 ）
t
TT
城规会
t
COE
OE
（注3）
PE
（注3）
t
CPE
t
CFE
FE
注意事项：
1.如果一个起始位出现的时间小于T
DC
之前，钟高至低跳变时，起始位可能不会被承认，直到下一个
高到低时钟过渡。起始位可能是完全异步时钟。
2.阅读是CS1 ， CS3 ， RD / WR的重叠= 1， CS2 = 0。如果挂起的DA尚未清除的接收器保持在读
一个新词被装入接收器保持寄存器时寄存器， OE信号会成真。
3. OE和PE共享终端15 ，并且也可为两个单独的位在状态寄存器中。
图4. MODE 1个接收器时序图
t
TT
城规会
（注1 ）
t
RSW
RSEL
t
DW
牛逼BUS 0-
牛逼BUS 7
t
WD
t
WRS
CS3 ， CS1
（注1 ）
RD / WR ， CS2
（注1 ）
注意：
1.写为TPB， CS1， CS3 = 1， CS 2 ， RD / WR = 0的重叠。
图5. MODE 1 CPU接口（写）时序图
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